quartus中怎么把自己编的程序生成一个模块符号?

Posted 2023-04-05

1、执行菜单【File】-【Open Project…】命令，在quartus中打开一个设计项目。

2、执行菜单【Tools】-【Megawizard Plug-In Manager…】命令，打开Megawizard Plug-In Manager设置向导。

3、这里我们是添加一个全新的宏模块，所以选择【Creat a new custom megafunction variation】,点击【next】按钮。

4、右上方会显示你所用的芯片系列，在左侧树形列表里选择你需要的宏模块，这里选择【Memory Compiler】-【FIFO】先进先出模块，选择所要生成的语言和FIFO模块的存储路径及文件名，点击【next】按钮。

5、How wide should the FIFO be?后填写你建立的FIFO位宽多少，How deep should the fifo be?后填写你的FIFO深度，也就是能装多少个数据，下一步【next】。

6、FIFO输出我们只选择数据q[#:0]和empty就可以了，所以去掉empty以为所有项目前的对勾，下一步【next】。

7、这一步可以默认设置不变，下一步【next】。

参考技术A

然后新建原理图文件，双击原理图的空白处，就有了

本回答被提问者采纳 参考技术B 运行后，点file->create/update->create symbol files corrent file，就可以生成了

用 quartus ii 如何综合生成网表文件

需要quartus II 和Modelsim来后仿真，要.v格式的网表文件，现在有Error:Gate Level Simulation Netlist not found--run EDA Netlist writer to generate Gate Level Simulation Netlist ，求解啊，顺便告诉我后仿真怎么做
是Modelsim--altera

参考技术A 首先，你做的是门级仿真还是时序仿真（两个都叫后仿真），门级仿真只有门延时，时序仿真需要自己编写.sdf约束文件，门级仿真步骤，1 新建项目，2编写代码 3锁定引脚，4检查错误，5编译，6 仿真 参考技术B 在process->start->start EDA netlist writer,当然要执行一次全编译再生成网表文件。具体见quartusII handbook 9.1第1238页，Generating Gate-Level Timing Simulation Netlist Files 参考技术C .v是verilog文件的后缀，不是网表文件，我用的ISE，很久没用QII了，对他的后仿真不是很了解，百度上搜搜 modelsim 后仿真，有很多的，还有很多教程