FPGA时钟问题——Jitter与Skew
Posted s09312109
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篇首语：本文由小常识网(cha138.com)小编为大家整理，主要介绍了FPGA时钟问题——Jitter与Skew相关的知识，希望对你有一定的参考价值。
skew通常是时钟相位上的不确定，而jitter是指时钟频率上的不确定。造成skew和jitter的原因很多。
由于时钟源到达不同寄存器所经历路径的驱动和负载的不同，时钟边沿的位置有所差异，因此就带来了skew。
而由于晶振本身稳定性，电源以及温度变化等原因造成了时钟频率的变化，就是jitter。
Jitter通常用UIpp来表征，UI相当于接口比特率的倒数，例如当通过截止频率为20Hz和100kHz的单击带通滤波器进行测试时，在60秒内测得的2048kHz和2048kbit/s输出接口固有抖动不应超过0.05UIpp；当通过截止频率为10Hz和40kHz的单击带通滤波器进行测试时，在60秒内测得的1544kbit/s输出接口固有抖动不应超过0.015UIpp
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