VCS仿真流程
Posted east1203
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篇首语:本文由小常识网(cha138.com)小编为大家整理,主要介绍了VCS仿真流程相关的知识,希望对你有一定的参考价值。
去中兴面试的时候被问到vcs 的使用方式,现在整理一下。
1. three-step flow
第一步:analysis——vlogan、vhdlan
在analysis phase中VCS会检查文件的语法错误,并将文件生成elaboration phase需要的中间文件,将这些中间文件保存在默认的library中(也可以用-work指定要保存的library)。
1. analyzing VHDL files
% vhdlan [vhdlan_options] file1.vhd file2.vhd
2. analyzing verilog files
% vlogan [vlogan_options] file1.v file2.v
3. analyzing system verilog files
% vlogan -sverilog [vlogan_options] file1.sv file2.sv
这个也可以仿真verilog 文件
4. analyzing open vera files
% vlogan -ntb [vlogan_options] file1.vr file2.vr file3.v
-ntb : Enables the use of the OpenVera testbench language constructs described in the OpenVera Language Reference Manual: Native Testbench.
如果是vera 文件,好像在vcs中加-vera选项也可以仿真,
vlogan有一些常用的选项,比如-sverilog,-l,-f,-full64,-timescale,-y,+define+macro,+libext+extension等等选项。
第二步:elaboration
% vcs [elab_options] [libname.]design_unit
libname:是analysis phase中-work选项指定的library,如果没有指定就用默认的(定义在synopsys_sim.setup中)。
design_unit:可以是verilog的top module(vhdl另论)。
常用的elaboration option: -full64 ,-file filename,-gui,-R,-l,-f,-debug,-debug_all。
第三步:simulation
./simv #直接运行simv
2. two-step flow
两步走的方法只在verilog和system verilog有用,也就是说VHDL文件一定要用three-step flow。
这是常用的方式,先vcs再simv。
3. one-step flow
这其实就是加了-R选项的two-step flow方式。
以上是关于VCS仿真流程的主要内容,如果未能解决你的问题,请参考以下文章