为何ICG容易出现setup violation?

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篇首语:本文由小常识网(cha138.com)小编为大家整理,主要介绍了为何ICG容易出现setup violation?相关的知识,希望对你有一定的参考价值。

ICG(Intergrated Clock Gating)作为low power的设计手法之一,已经在实际中得到广泛应用。它们能够在某些时候将某些clock关断从而达到降低功耗的目的。然而从时序的角度,经常会发生ICG的setup难以收敛的情况。

为什么会出现这种情况呢?

下图展示了一种简单的带ICG的clock tree结构:

技术图片

 

 

一般每个ICG会控制一个或多个DFF,通过某个DFF传递过来的控制信号控制ICG的开启或者关断。

然而,在CTS(clock tree synthesis)工具或者命令综合时钟树的时候,ICG不会被看作sink因此并不会作为balance对象,因此就会出现如下这种结果:

技术图片

 

 

由上图可以看出,在分析setup时:

launck clk delay   = a + b

capture clk delay = a

因此,对于ICG的setup path,天然存在clock skewb ,而skew的大小完全取决于ICG距离sink DFF有多远。

在出现setup violation的ICG path上,比较多见的就是因为ICG和sink DFF的clock之间存在较多逻辑或者物理上距离较远,从而导致skew较大而发生setup violation

 

针对这种现象,在实际设计中,我们可能会考虑将出现setup violation的ICG尽量放在sin DFF附近以减小skew。与此同时,EDA工具也提供命令来收紧ICG的timing constraint来迫使工具来优化这些path,比如set_clock_gating_check命令。

 

以上是关于为何ICG容易出现setup violation?的主要内容,如果未能解决你的问题,请参考以下文章

cad 2014安装后打开出现致命错误;unhandled access violation writing...

clock gating cell引起的违例

CoreData multithreading_violation 调试

两个线程一个使用流 Api,另一个线程 CreateFile 失败并出现错误 ERROR_SHARING_VIOLATION

Access violation at address 0058905a in module'FPQuickBar.^^^^电脑出现这种情况

Visual Studio 2019程序运行出现‘Access violation reading location‘的问题