modelsim中调用模块时Port出现错误！

Posted 2023-03-25

`include "counter_t.v"
module my
(
clk,
result,
reset,
ena
);
input clk;
input reset;
input ena;
output [7:0] result;
reg [7:0] result;

counter_t t(.clk(clk),.reset(reset),.result(result),.ena(ena));

always @(posedge clk)
begin

if(result==255)
begin
if(!reset)
result<=255;
else
result<=result-1;
end
end
endmodule
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# ** Error: (vsim-3053) my.v(15): Illegal output or inout port connection (port 'result').
# Region: /counter_tb/my1/t
# Error loading design

请问真是什么原因啊？

参考技术A 问题是在my模块中调用了counter_tt模块，而counter_tt模块有一个output result。这个output要连线到my模块中。因此你在my模块声明中把result声明为output的同时应该声明为wire而不是reg

应该修改如下：
output [7:0] result;
wire [7:0] result;
这样应该可以通过modelsim编译了