modelsim怎么自动生成testbench

Posted 2023-03-18

我自己不会写激励文件，看网上的教程modelsim是可以自动生成testbench，但是source工具栏里找不到Show Language Templates，一开始用的modelsim pe 现在又安装了SE都找不到，请问是怎么回事

ModelSim，首先（open）打开需要仿真的模块 ,Source -> Show Language Templates,

在显示的 Language Templates栏目中选择“Create Testbench”

软件自动弹出的"Create Testbench Wizzard”窗口中，在"work"下选择待仿真模块，按照提示走完，即自动生成。

扩展资料

主要特点

 RTL和门级优化，本地编译结构，编译仿真速度快，跨平台跨版本仿真；

单内核VHDL和Verilog混合仿真；

源代码模版和助手，项目管理；

集成了性能分析、波形比较、代码覆盖、数据流ChaseX、Signal Spy、虚拟对象Virtual Object、Memory窗口、Assertion窗口、源码窗口显示信号值、信号条件断点等众多调试功能；

C和Tcl/Tk接口，C调试；

对SystemC的直接支持，和HDL任意混合；

支持SystemVerilog的设计功能；

对系统级描述语言的最全面支持，SystemVerilog，SystemC，PSL；

 ASIC Sign off。可以单独或同时进行行为（behavioral）、RTL级、和门级（gate-level）的代码。

参考技术A

ModelSim，首先（open）打开需要仿真的模块 ,Source -> Show Language Templates,

在显示的 Language Templates栏目中选择“Create Testbench”

软件自动弹出的"Create Testbench Wizzard”窗口中，在"work"下选择待仿真模块，按照提示走完，即自动生成。

扩展资料：

主要特点

RTL和门级优化，本地编译结构，快速编译和仿真，跨平台和跨版本仿真；

单内核VHDL和Verilog混合仿真；

源码模板及助理，项目管理；

集成性能分析、波形比较、代码覆盖、数据流ChaseX、信号间谍、虚拟对象、内存窗口、内存窗口、源窗口显示信号值、信号状态断点等调试功能；

C与Tcl／Tk接口，C调试；

直接支持SystemC，与HDL任意混合；

支持SystemVerilog设计功能；

对系统级描述语言，SystemVerilog，SystemC，PSL的最全面的支持；

ASIC关闭。行为、RTL和门级代码可以单独或同时使用。