Verilog代码规范（持续更新）

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篇首语：本文由小常识网(cha138.com)小编为大家整理，主要介绍了Verilog代码规范（持续更新）相关的知识，希望对你有一定的参考价值。

1.输入输出的定义，看起来整齐

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2.always、if或其他语句后begin写在同一行，这样可以避免begin占用过多的行，代码密度更大

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3.end后面要有注释，以标明是哪个关键词的结束，除了endcase和endmodule不用

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4.case语句下的分支要排列整齐

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5.就算只有一行代码，都必须加上begin end

 

以上是关于Verilog代码规范（持续更新）的主要内容，如果未能解决你的问题，请参考以下文章

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