W7500P硬件TCP/IP+硬件物理层PHY+Cortex-M0处理器（48MHZ）

Posted 2020-12-26 bitconn

W7500P 硬件TCP/IP+硬件物理层PHY+Cortex-M0处理器（48MHZ）

硬件TCP/IP+硬件物理层PHY+Cortex-M0处理器（48MHZ）

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1. 纯硬件TCP/IP协议，不用担心网络协议死机、跑飞程序、不稳定的因素。
2. 以太网物理层PHY 节省了硬件成本，节约了PCB板空间，集成度非常高。
3.免费送ARM Cortex-M0内核，48MHZ，48KB的RAM，128KB的Flash
4.供电电压2.7V-5.5V。

W7500P

W7500P同W7500不同点在于其内部将PHY也通过SOC工艺集成进去，使得通过单芯片实现全硬件TCP/IP协议栈接入以太网成为可能，同时也为开发者提供了一套更为简洁的以太网接入方案，简化了硬件单路，优化了设计成本。

W7500P实现了“MCU + 全硬件TCP/IP协议栈 + MAC + PHY” 支持TCP, UDP, IPv4, ICMP, ARP, IGMP 以及 PPPoE协议，满足用户对整体设计方案的需求。

特点
ARM Cortex-M0
最大时钟频率 48MHz

全硬件TCP/IP核
8个socket
每个socket拥有最大32KBSRAM
MII（介质无关接口）

内存
Flash：128KB
SRAM：16KB到48KB（如32KB socket 缓存已用，最小可用16KB，如果socket缓存未用，最大可用48KB）
用于Boot程序存储的ROM：6KB

内置MAC和PHY

时钟，复位及供给管理
POR（上电复位）
供电电压2.7V-5.5V。内部稳压器输出：3.3V到1.5V
8到24MHz的外部晶体振荡器
内部内部8MHz的阻容振荡器
用于CPU时钟的锁相环

ADC
12bit，8ch，1Msps

DMA
6路DMA 控制器
外设: UARTs, SPIs

GPIO
53 I/Os (16 IO x 3ea, 5 IO x 1ea)

调试方式
串行调试 (SWD)

定时器/PWM
看门狗*1 (32位减法计数器)
计时器*4 (32位或16位减法计数器)
PWM*8 (带有6位可编程预分频器的32计数器/定时器)

通讯接口
3 UART (2个带有FIFO及流控的 UART, 1 个单UART)
2 SPI
2 I2C (主/从, Fast-mode (400 kbps))http://www.iwiznet.cn/uploadfile/2015/1103/20151103044818940.pdf

加密
1 RNG (随机数生成器): 32位随机码

封装 : 64 TQFP (7×7 mm)

Overview
The IOP (Internet Offload Processor) W7500P  is the one-chip solution which integrates an ARM Cortex-M0, 128KB Flash and hardwired TCP/IP core & PHY for various embedded application platform especially requiring ‘Internet of things’.

The TCP/IP core is a market-proven hardwired TCP/IP stack with an integrated Ethernet MAC. The Hardwired TCP/IP stack supports the TCP, UDP, IPv4, ICMP, ARP, IGMP and PPPoE which has been used in various applications for years. W7500P suits best for users who need Internet connectivity for application.
Key Features
ARM Cortex-M0
48MHz maximum frequency
Hardwired TCP/IP Core

8 Sockets
SRAM for socket: Max. 32KB
MII (Medium-Independent Interface)
PHY

IC Plus (IP101G)
Memories

Flash: 128 KB
SRAM: 16KB to 48 KB ( Min 16KB available if 32KB socket buffer is used, Max 48KB available if no socket buffer is used)
ROM for boot code: 6KB
Clock, reset and supply management

POR (Power-On Reset)
Internal Voltage Regulator : 3.3V to 1.5V
8-to-24MHz external crystal oscillator
Internal 8MHz RC Oscillator
PLL for CPU clock
ADC

12bit, 8ch, 1Msps
DMA

6-channel DMA controller
Peripheral supported: UARTs, SPIs
GPIO

34 I/Os (15 IO x 2ea, 4 IO x 1ea)
Debug mode

Serial Wire Debug (SWD)
Timer/PWM

1 Watchdog (32-bit down-counter)
4 Timers (32-bit or 16-bit down-counter)
8 PWMs (32-bit counter/timers with programmable 6-bit prescaler)
Communication Interfaces

3 UART (2 UARTs with FIFO and Flow Control, 1 simple UART)
2 SPI
2 I2C (Master/Slave, Fast-mode (400 kbps))
Crypto

1 RNG (Random Number Generator): 32-bit random number
Package : 64 TQFP (7×7 mm)