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Posted 2020-12-21 ticlab

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2019-tongtao的概览
2018-aptx1231的概览
2018-wancong3的概览

Pre-study

能力要求

Learning basics of the circuit, the Verilog HDL, and the MIPS assembly Language
from FutureXiang in 2018

Pre

Pre要求

Pre目的是为了让大家熟悉上机的环境，
简单的说，就是
适应教室的垃圾电脑、网络延迟还有上机的流程

Pre题目

逻辑电路-进制转换
状态机-基因序列检测
字符串大小写转换

P0

P0 能力要求

P0、P1要重点掌握Moore型和Mealy型状态机的搭法，同步复位和异步复位的区别要重点区分开
from WZK in 2019

Simple circuits and the Finite-State Machine in Logisim.
from FutrureXiang in 2018

P0 课下

2020

CRC
GRF
Navigation
Regex
float（附加题）
2020-P0课下解析

2019

CRC
4-bit ALU
GRF
Regex
2019-P0课下解析

P0 课上

2020

有限状态机-摆渡车（必做）
逻辑电路-分数计算（必做）
md5加密（人上人选做）
forgotten（人上人选做）
2020-P0课上解析

2019

有限状态机-售货机（必做）
逻辑电路-逻辑左移（必做）
逻辑电路-浮点数（人上人选做）
2019-P0课上解析

P1

P1 能力要求

P0、P1要重点掌握Moore型和Mealy型状态机的搭法，同步复位和异步复位的区别要重点区分开
from WZK in 2019

Simple circuits and the Finite-State Machine in Verilog.
from FutureXiang in 2018

P1 课下

2020

splitter
alu
ext
gray_code
string，表达式处理
BlockChecker，相当于左右括号匹配检查

P1 课上

2020

逻辑电路-投票记分（三选二）
有限状态机-炒东西（三选二）
有限状态机-日期合法性检查（三选二）
有限状态机-用户名合法性检查（人上人选做）

2019

逻辑电路-不用“＞”、“＜”比较四位数大小（三选二）
有限状态机-售货机（三选二）
有限状态机-forgotten（三选二）

P2

P2 能力要求

P2要掌握递归的方法，锻炼翻译C语言的能力。
from WZK in 2019
MIPS the assembly language
from FutureXiang in 2018

P2 课下

2020

矩阵乘法
回文串判断
矩阵卷积
全排列C代码翻译
01迷宫（附加题）
高精度阶乘（附加题）

P2 课上

2020

素数判断（三选二）
约瑟夫环（三选二）
快速排序C代码翻译（三选二）
帮助小明de回文串判断的bug（附加题）

2019

斐波那契（三选二）
汉诺塔C代码翻译（三选二）
高精度乘法（三选二）

P3

P3 能力要求

Single Cycle CPU in Logisim
from FutureXiang in 2018

P3 课下

用Logisim实现单周期32CPU，支持MIPS指令集中的
{addu, subu, lw, sw, beq, lui, ori, nop}
指令

P3 课上

2020

添加balr（三选二）
添加wsbh（三选二）
forgotten（三选二）

2019

添加jal（三选二）
添加clo（三选二）
添加lbu（三选二）

简短提示：clo要用Bit Finder，lbu要交换接口位置。
可以参照MARS中help中的hit

P4

P4 能力要求

Single Cycle CPU in Verilog, supporting 10+ MIPS instructions.
From FutureXiang in 2018

jalr
rotrv
lwl

P5

5-Stage Pipeline CPU in Verilog, supporting 10+ MIPS instructions(2018)
bgezalr
clz
lwpl

P6

5-Stage Pipeline CPU in Verilog, handling with Exception and Interrupt given by Timers, supporting 10+ MIPS instructions(2018)
bgezalc
madd
lwso

P7

5-Stage Pipeline CPU in Verilog, handling with Exception and Interrupt given by Timers, supporting 50+ MIPS instructions.(2018)
现场强测

P8

To synthesis and load P7 on a FPGA.(2018)

Thanks

1. 感谢wzk、Wander等学长对题目的回忆

2. 在此谢谢我的助教ssh、fdh以及所有助教，你们辛苦了

3. 感谢所有在互联网上分享经验的贡献者，sharing is caring.