计算机组成原理

Posted 2020-12-13 aiwin

整个六月份都在详细整理  唐朔飞先生的《计算机组成原理》，介绍的非常全面。一边通读只记住了大概，后续还会有再次的品读，包括课后习题都会仔细完成??。把初步整理的目录张贴出来，通过思维导图转化，凑合吧。

 

 

计算机组成原理

1. 计算机系统概论

1.1. 计算机系统简介

1.1.1. 计算机的软硬件概念

1.1.2. 计算机系统的层次结构

1.1.3. 计算机组成和计算机体系结构

1.2. 计算机的基本组成

1.2.1. 冯·诺伊曼计算机的特点

1.2.2. 计算机的硬件框图

1.2.3. 计算机的工作步骤

1.3. 计算机硬件的主要技术指标

1.3.1. 机器字长

1.3.2. 存储容量

1.3.3. 运算速度

1.4. 思考题与习题答案

2. 计算机的发展及应用

2.1. 计算机的发展史

2.1.1. 计算机的产生和发展

2.1.2. 微型计算机的出现和发展2.1.3. 软件基数的兴起和发展

2.2. 计算机的应用

2.2.1. 科学计算和数据处理

2.2.2. 工业控制和实时控制

2.2.3. 网络技术的应用

2.2.4. 虚拟现实

2.2.5. 办公自动化和管理信息系统

2.2.6. CAD/CAAM/CIMS

2.2.7. 计算机的展望

3. 系统总线

3.1. 计算机系统的硬件结构

3.1.1. 总线的基本概念

3.2. 总线的分类

3.2.1. 片内总线

3.2.2. 系统总线

3.2.2.1. 1.数据总线

3.2.2.2. 2.地址总线

3.2.2.3. 3.控制总线

3.2.3. 通信总线

3.2.3.1. 串行通信3.2.3.2. 并行通信

3.3. 总线特性及性能指标

3.3.1. 1.总线特性

3.3.1.1. 1.机械特性

3.3.1.2. 2.电器特性

3.3.1.3. 3.功能特性

3.3.1.4. 4.时间特性

3.3.2. 2.总线性能指标

3.3.2.1. 1.总线宽度

3.3.2.2. 2.总线带宽

3.3.2.3. 3.时钟同步/异步

3.3.2.4. 4.总线复用

3.3.2.5. 5.信号线数

3.3.2.6. 6.总线控制方式

3.3.2.7. 7.其他指标

3.3.3. 3.总线标准

3.3.3.1. ISA总线

3.3.3.2. EISA总线

3.3.3.3. VESA总线

3.3.3.4. PCI总线3.3.3.4.1. 高性能

3.3.3.4.2. 良好的兼容性

3.3.3.4.3. 支持即插即用

3.3.3.4.4. 支持多主设备

3.3.3.4.5. 具有与处理器存储器完全并行的能力

3.3.3.4.6. 提供数据和地址奇偶校验

3.3.3.4.7. 支持两种电压标准

3.3.3.4.8. 可扩充性好

3.3.3.4.9. 软件兼容性好

3.3.3.4.10. 采用多路复用技术

3.3.3.5. AGP总线

3.3.3.6. RS-232总线

3.3.3.7. USB总线

3.3.4. 4.总线结构

3.3.4.1. 1.单总线结构

3.3.4.2. 2.多总线结构

3.3.5. 5.总线控制

3.3.5.1. 1.总线判优控制

3.3.5.1.1. 集中式

3.3.5.1.2. 分布式3.3.5.1.3. 分类

3.3.5.1.3.1. 1.链式查询

3.3.5.1.3.2. 2.计数器定时查询

3.3.5.1.3.3. 3.独立请求

3.3.5.2. 2.总线通信控制

3.3.5.2.1. 1.申请分配阶段

3.3.5.2.2. 2.寻址阶段

3.3.5.2.3. 3.传数阶段

3.3.5.2.4. 4.结束阶段

3.3.5.2.5. 总线周期

3.3.5.2.5.1. 1.同步通信

3.3.5.2.5.2. 2.异步通信

1.不互锁方式

2.办互锁

3.全互锁

3.3.5.2.5.3. 3.半同步通信

3.3.5.2.5.4. 4.分离式通信

1.各模块欲占用总线使用权都必须提出申请

2.在得到总线使用权后，主模块在限定都时间内向对方传

送信息，采用同步方式传送，不再等待对方都回答信号。3.各模块在准备数据都过程中都不占用总线，使总线可接

受其他模块的请求

4.总线 被占用时都在做有效工作或者通过它发送有效命

令，或者通过它传送数据，不存在空闲时间。

4. 存储器

4.1. 1.概述

4.1.1. 1.存储器分类

4.1.1.1. 按存储介质分类

4.1.1.1.1. 1.半导体存储器

4.1.1.1.2. 2.磁表面存储器

4.1.1.1.3. 3.磁芯存储器

4.1.1.1.4. 4.光盘存储器

4.1.1.2. 按存取方式分类

4.1.1.2.1. 1.随机存储器

4.1.1.2.1.1. 静态RAM

4.1.1.2.1.2. 动态RAM

4.1.1.2.2. 2.只读存储器

4.1.1.2.3. 3.串行访问存储器

4.1.1.3. 按在计算机中的作用分类

4.1.1.3.1. 主存器4.1.1.3.2. 辅助存储器

4.1.1.3.3. 缓冲存储器

4.1.2. 2.存储器都层次结构

4.1.2.1. 1.速度

4.1.2.2. 2.容量

4.1.2.3. 3.每位价格

4.1.2.4. 主要性能指标

4.2. 2.主存储器

4.2.1. 1.概述

4.2.1.1. 1.主存中存储单元地址分配

4.2.1.2. 2.主存的技术指标

4.2.1.2.1. 存储容量

4.2.1.2.2. 存储速度

4.2.1.2.2.1. 存取时间

4.2.1.2.2.2. 存取周期

4.2.1.2.3. 存储器带宽

4.2.1.2.3.1. 增加存储字长

4.2.1.2.3.2. 增加存储体

4.2.1.2.3.3. 提高带宽

4.2.1.3. 缩短存取周期4.2.2. 2.半导体存储芯片简介

4.2.2.1. 1.半导体存储芯片的基本结构

4.2.2.2. 2.半导体存储芯片的译码驱动

4.2.2.2.1. 1.线选法

4.2.2.2.2. 2.重合法

4.2.2.3. 3.随机存取存储器

4.2.2.3.1. 1.静态存储器

4.2.2.3.1.1. 1.静态RAM基本单元电路

4.2.2.3.1.2. 2.静态RAM芯片举例

4.2.2.3.1.3. 3.静态RAM读/写时序

读周期

写周期

4.2.2.3.2. 2.动态存储器

4.2.2.3.2.1. 动态RAM的基本电路

4.2.2.3.2.2. 三管动态RAM芯片

4.2.2.4. 4.只读存储器

4.2.2.4.1. 1.掩摸ROM

4.2.2.4.2. 2.PROM

4.2.2.4.3. 3.EPROM

4.2.2.5. 5.存储器与CPU的连接4.2.2.5.1. 存储容器的扩展

4.2.2.5.1.1. 位扩展

4.2.2.5.1.2. 字扩展

4.2.2.5.1.3. 字，位扩展

4.2.2.5.2. 存储器与CPU的连接

4.2.2.5.2.1. 地址线的连接

4.2.2.6. 6.存储器的校验

4.2.2.6.1. 1.汉明码的组成

4.2.2.6.2. 2.汉明码的纠错过程

4.2.2.7. 7.提高访问速度的措施

4.2.2.7.1. 1.单体多字系统

4.2.2.7.2. 2.多体并行系统

4.2.2.7.2.1. 1.排队器

1.易发生代码丢失的请求源，应列为最高优先级

2.对严重影响CPU工作的请求源，给予高优先级

4.2.2.7.2.2. 2.存控标记触发器

4.2.2.7.2.3. 3.节拍发生器

4.2.2.7.2.4. 4.控制线路

4.2.2.7.3. 3.高性能存储芯片

4.3. 3.高速缓冲存储器4.3.1. 1.概述

4.3.1.1. 1.问题的提出

4.3.1.2. 2.Cache的工作原理

4.3.1.3. 3.Cache 的基本结构

4.3.1.3.1. 1.Cache存储体

4.3.1.3.2. 2.地址映射变换机构

4.3.1.3.3. 3.替换机构

4.3.1.3.4. 4.Cache的读写操作

4.3.1.3.4.1. 1.写直达法

4.3.1.3.4.2. 2.写回法

4.3.1.4. 4.Cache的改进

4.3.1.4.1. 1.单一缓存和两级缓存

4.3.1.4.2. 2.统一缓存和分立缓存

4.3.2. 2.Cache-主存地址映射

4.3.2.1. 1.直接映射

4.3.2.2. 2.全相联映射

4.3.2.3. 3.组相联映射

4.3.3. 3.替换策略

4.3.3.1. 1.先进先出

4.3.3.2. 2.近期最少使用4.3.3.3. 3.随机法

4.4. 4.辅助存储器

4.4.1. 1.概述

4.4.1.1. 1.辅组存储器的特点

4.4.1.2. 2.磁表面存储器的主要技术指标

4.4.1.2.1. 1.记录密度

4.4.1.2.2. 2.存储容量

4.4.1.2.3. 3.平均寻址时间

4.4.1.2.4. 4.数据传输率

4.4.1.2.5. 5.误码率

4.4.2. 2.磁记录原理和记录方式

4.4.2.1. 1.磁记录原理

4.4.2.2. 2.磁表面存储器的记录

4.4.2.2.1. 1.归零制

4.4.2.2.2. 2.不归零制

4.4.2.2.3. 3.见1就翻的不归零制

4.4.2.2.4. 4.调相制

4.4.2.2.5. 5.调频制

4.4.2.2.6. 6.改进型调频制

4.4.2.3. 3.评价记录方式的主要指标4.4.2.3.1. 编码效率

4.4.2.3.2. 自同步能力

4.4.3. 3.硬磁盘存储器

4.4.3.1. 1.硬磁盘存储器类型

4.4.3.2. 2.硬磁盘存储器的结构

4.4.3.2.1. 1.磁盘驱动器

4.4.3.2.1.1. 主轴

4.4.3.2.1.2. 定位驱动

4.4.3.2.1.3. 数据控制

4.4.3.2.2. 2.磁盘控制器

4.4.3.2.3. 3.磁盘

4.4.3.3. 3.硬磁盘存储器的发展动向

4.4.3.3.1. 1.半导体盘

4.4.3.3.2. 2.提高磁盘记录密度

4.4.3.3.3. 3.提高磁盘的数据传输率和缩短平均存取时间

4.4.3.3.4. 4.采用磁盘阵列RAID

4.4.3.4. 4.硬磁盘的磁道记录格式

4.4.3.4.1. 1.定长记录格式

4.4.3.4.2. 2.不定长记录格式

4.4.4. 4.软磁盘存储器4.4.4.1. 1.概述

4.4.4.2. 2.软磁盘盘片

4.4.4.3. 3.软磁盘的记录格式

4.4.4.4. 4.软磁盘驱动器和控制器

4.4.4.4.1. 1.寻道操作

4.4.4.4.2. 2.地址检测操作

4.4.4.4.3. 3.读数据操作

4.4.4.4.4. 4.写数据操作

4.4.4.4.5. 5.初始化

4.4.5. 5.磁带存储器

4.4.5.1. 1.概述

4.4.5.2. 2.数据流磁带机

4.4.5.3. 3.磁带的记录格式

4.4.6. 6.循环冗余检验码

4.4.6.1. CRC码

4.4.6.1.1. 模2加和模2结果是相等的

4.4.6.1.2. 模2乘是按模2和求部分积之和

4.4.6.1.3. 模2除是按模2减求部分余数

4.4.7. 7.光盘存储器

4.4.7.1. 1.概述4.4.7.1.1. 只读型光盘

4.4.7.1.2. 只写一次型光盘

4.4.7.1.3. 可擦写型光盘

4.4.7.2. 2.光盘的存取原理

4.4.7.3. 3.光盘存储器的组成

4.4.7.4. 4.光盘存储器与其他辅助存储器的比较

5. 输入输出系统

5.1. 1.概述

5.1.1. 1.输入输出系统的发展概况

5.1.1.1. 1.早期阶段

5.1.1.1.1. 每个I/O设备都必须配有一套独立的逻辑电路与CPU

相联，用来实现I/O设备与主机之间信息交换

5.1.1.1.2. 输入输出过程使穿插在CPU执行程序过程之中进行

的，当I/O设备与主机交换信息时，CPU不得不停止各种运算

5.1.1.1.3. 每个I/O设备的逻辑控制电路与CPU的控制器紧密构

成一个不可分割的整体，它们彼此依赖，相互牵连

5.1.1.2. 2.接口模块和DMA阶段

5.1.1.3. 3.具有通道结构的阶段

5.1.1.3.1. 如果每台I/O设备都配置专用的DMA接口，不仅增加

了硬件成本，而且为了解决众多DMA接口同时访问主存的冲突

问题

5.1.1.3.2. CPU需要对众多DMA接口进行管理，同样占用CPU

的工作时间，而且因频繁进入周期也会影响CPU整体工作效率5.1.1.4. 4.具有I/O处理机的阶段

5.1.2. 2.输入输出系统的组成

5.1.2.1. 1.I/O软件

5.1.2.1.1. 1.将用户编制的程序（或数据）输入主机内

5.1.2.1.2. 2.将运算结果输送到用户

5.1.2.1.3. 3.实现输入输出系统与主机工作的协调等

5.1.2.1.4. 主要任务

5.1.2.1.4.1. 1.I/O指令

将数据从I/O设备输入主机

将数据从主机输出至I/O设备

状态测试

形成某些操作命令

5.1.2.1.4.2. 2.通道指令

5.1.2.2. 2.I/O硬件

5.1.3. 3.I/O设备与主机的联系方式

5.1.3.1. 1.I/O设备编址方式

5.1.3.1.1. 统一编址

5.1.3.1.2. 不统一编址

5.1.3.2. 2.设备寻址

5.1.3.3. 3.传送方式5.1.3.4. 4.联络方式

5.1.3.4.1. 1.立即响应方式

5.1.3.4.2. 2.异步工作采用应答信号联络

5.1.3.4.3. 3.同步工作采用同步时标联络

5.1.3.5. 5.I/O设备与主机的连接方式

5.1.3.5.1. 辐射式

5.1.3.5.2. 总线式

5.1.4. 4.I/O设备与主机信息传送的控制方式

5.1.4.1. 1.程序查询方式

5.1.4.2. 2.程序中断方式

5.1.4.3. 3.直接存储器存取方式

5.1.4.4. 4.I/O通道方式

5.1.4.5. 5.I/O处理机方式

5.2. 2.I/O设备

5.2.1. 1.概述

5.2.1.1. 1.人机交互设备

5.2.1.2. 2.计算机信息的存储设备

5.2.1.3. 3.机-机通信设备

5.2.2. 2.输入设备

5.2.2.1. 1.键盘5.2.2.1.1. 1.按下一个键

5.2.2.1.2. 2.查出按下的是哪个键

5.2.2.1.3. 3.将此键翻译成ASCII码，由计算机接受

5.2.2.2. 2.鼠标

5.2.2.2.1. 1.机械式

5.2.2.2.2. 2.光电式鼠标

5.2.2.3. 3.触摸屏

5.2.2.3.1. 电阻式

5.2.2.3.2. 电容式

5.2.2.3.3. 表面超声波式

5.2.2.3.4. 扫描红外线式

5.2.2.3.5. 压感

5.2.2.4. 4.其他输入设备

5.2.2.4.1. 1.光笔

5.2.2.4.2. 2.画笔与图形板

5.2.2.4.3. 3.图像输入设备

5.2.3. 3.输出设备

5.2.3.1. 1.显示设备

5.2.3.1.1. 概述

5.2.3.1.2. 字符显示器5.2.3.1.2.1. 显示从存储器

5.2.3.1.2.2. 字符发生器

5.2.3.1.2.3. CRT控制器

5.2.3.1.3. 图形显示器

5.2.3.1.4. 图像显示器

5.2.3.2. 2.打印设备

5.2.3.2.1. 1.打印设备分类

5.2.3.2.2. 2.点阵式打印机

5.2.3.3. 3.激光打印机

5.2.3.4. 4.喷墨打印机

5.2.4. 4.其他I/O设备

5.2.4.1. 1.终端设备

5.2.4.2. 2.A/D与D/A转换器

5.2.4.3. 3.汉字处理设备

5.2.4.3.1. 汉字的输入

5.2.4.3.2. 汉字的存储

5.2.4.3.3. 汉字的输出

5.2.5. 5.多媒体技术

5.2.5.1. 1.多媒体的定义

5.2.5.2. 2.多媒体计算机的关键技术5.2.5.2.1. 视频和音频数据的压缩与解压缩技术

5.2.5.2.2. 多媒体专用芯片

5.2.5.2.2.1. 固定功能

5.2.5.2.2.2. 可编程

5.2.5.2.3. 大容量存储器

5.2.5.2.4. 适用于多媒体技术的软件

5.3. 3.I/O接口

5.3.1. 1.概述

5.3.1.1. 一台机器通常配有多台I/O设备，它们各自有其设备号

5.3.1.2. I/O设备种类繁多，速度不一，与CPU速度相差可能很

大，通过接口实现数据缓冲

5.3.1.3. 有些I/O设备可能串行传送数据，而CPU一般为并行传

送，通过接口可实现数据串-并格式的转换

5.3.1.4. I/O设备的输入输出电平可能与CPU的输入输出电平不

同，通过接口可实现电平转换

5.3.1.5. CPU启动I/O设备工作，要向I/O设备发出各种控制信号，

通过接口可传送控制命令

5.3.1.6. I/O设备需将其工作状态及时向CPU报告，通过接口可监

视设备的工作状态，并可保存状态信息，供CPU查询

5.3.2. 2.接口的功能和组成

5.3.2.1. 1.总线连接方式的I/O接口电路

5.3.2.1.1. 1.数据线5.3.2.1.2. 2.设备选择线

5.3.2.1.3. 3.命令线

5.3.2.1.4. 4.状态线

5.3.2.2. 2.接口的功能和组成

5.3.2.2.1. 1.选址功能

5.3.2.2.2. 2.传送命令的功能

5.3.2.2.3. 3.传送数据的功能

5.3.2.2.4. 4.反应I/O设备工作状态的功能

5.3.2.3. 3.接口类型

5.3.2.3.1. 1.按数据传送方式分类

5.3.2.3.1.1. 并行接口

5.3.2.3.1.2. 串行接口

5.3.2.3.2. 2.按功能选择的灵活性分类

5.3.2.3.2.1. 可编程接口

5.3.2.3.2.2. 不可编程接口

5.3.2.3.3. 3.按通用性分类

5.3.2.3.3.1. 通用接口

5.3.2.3.3.2. 专用接口

5.3.2.3.4. 4.传送的控制方式

5.3.2.3.4.1. 程序型接口5.3.2.3.4.2. DMA型接口

5.4. 4.程序查询方式

5.4.1. 1.程序查询流程

5.4.1.1. 1.测试指令

5.4.1.2. 2.传送指令

5.4.1.3. 3.转移指令

5.4.2. 2.程序查询方式的接口电路

5.4.2.1. 1.当CPU通过I/O指令启动输入设备时，指令的设备码字

段通过地址线送至设备选择电路

5.4.2.2. 2.若该接口的设备码与地址线上的代码吻合，其输出SEL

有效

5.4.2.3. 3.I/O指令的启动命令经过与非门将工作触发器B置1

5.4.2.4. 4.由B触发器启动设备工作

5.4.2.5. 5.输入设备将数据送至数据缓冲寄存器

5.4.2.6. 6.由设备工作结束信号

5.4.2.7. 7.D触发器以准备就绪状态通知CPU

5.4.2.8. 8.CPU执行输入指令，将数据缓冲器寄存器中的数据送至

CPU的通用寄存器

5.5. 5.程序中断方式

5.5.1. 1.中断的概念

5.5.2. 2.I/O中断的产生5.5.3. 3.程序中断方式的接口电路

5.5.3.1. 1.中断请求触发器和中断屏蔽触发器

5.5.3.2. 2.排队器

5.5.3.3. 3.中断向量地址形成部件

5.5.3.4. 4.程序中断反式接口电路的基本组成

5.5.4. 4.I/O中断处理过程

5.5.4.1. 1.CPU响应中断的条件和时间

5.5.4.2. 2.I/O中断处理过程

5.5.4.2.1. 1.由CPU发启动I/O设备命令，将接口中的B设置1，

D设置0

5.5.4.2.2. 2.接口启动输入设备开始工作

5.5.4.2.3. 3.输入设备将数据送入数据缓冲寄存器

5.5.4.2.4. 4.输入设备接口发出设备工作结束将D置为一，B置

为0，标志设备准备就绪

5.5.4.2.5. 5.当设备准备就绪，且本设备未被屏蔽

5.5.4.2.6. 6.设备中断请求触发器INTR被置为1，标志设备向

CPU提出中断请求

5.5.4.2.7. 7.若CPU允许中断，设备又被排队选中，即进入中断

响应阶段

5.5.4.2.8. 8.向量地址送至PC，作为吓一条指令的地址

5.5.4.2.9. 9.由于向量地址中存放的是一条无条件转移指令，这

条指令执行结束后，转至该设备的服务程序入口地址5.5.4.2.10. 10.中断服务程序的最后一条指令是中断处理返回指

令，当其执行结束即中断返回至源程序断点处

5.5.5. 5.中断服务程序的流程

5.5.5.1. 1.保护现场

5.5.5.1.1. 1.保护程序的断点

5.5.5.1.2. 2.保存通用寄存器的状态

5.5.5.2. 2.中断服务

5.5.5.3. 3.恢复现场

5.5.5.4. 4.中断返回

5.6. 6.DMA方式

5.6.1. 1.DMA方式的特点

5.6.1.1. 1.停止CPU访问主存

5.6.1.2. 2.周期挪用

5.6.1.3. 3.DMA与CPU交替访问

5.6.2. 2.DMA接口的功能和组成

5.6.2.1. 1.DMA接口的功能

5.6.2.1.1. 1.向CPU申请DMA传送

5.6.2.1.2. 2.在CPU允许DMA工作时，处理总线控制权的转变

5.6.2.1.3. 3.在DMA期间管理系统总线，控制数据传送

5.6.2.1.4. 4.在确定数据传送的其实地址和数据长度，修正数据

传送过程中的数据地址和数据长度5.6.2.1.5. 5.在数据块传送结束时，给出DMA操作完成的信号

5.6.2.2. 2.DMA接口基本组成

5.6.2.2.1. 1.主存地址寄存器

5.6.2.2.2. 2.字计数器

5.6.2.2.3. 3.数据缓冲寄存器

5.6.2.2.4. 4.DMA控制逻辑

5.6.2.2.5. 5.中断机构

5.6.2.2.6. 6.设备地址寄存器

5.6.3. 3.DMA的工作过程

5.6.3.1. 1.DMA传送过程

5.6.3.1.1. 1.预处理

5.6.3.1.1.1. 给DMA控制逻辑指明数据传送方向是输入还是输

出

5.6.3.1.1.2. 向DMA设备地址寄存器送入设备号，并启动设备

5.6.3.1.1.3. 向DMA主存地址寄存器送入交换数据的主存其实

地址

5.6.3.1.1.4. 对字计数器赋予交换数据的个数

5.6.3.1.2. 2.数据传送

5.6.3.1.2.1. 1.当设备准备号一个字时，发出选通信号，将该

字读到DMA的数据缓冲寄存器中

5.6.3.1.2.2. 2.于此同时设备向DMA接口发请求5.6.3.1.2.3. 3.DMA接口向CPU申请总线控制权

5.6.3.1.2.4. 4.CPU发回HLDA信号，表示允许将总线控制权

交给DMA接口

5.6.3.1.2.5. 5.将DMA主存地址寄存器中的主存地址送地址总

线，并命令存储器写

5.6.3.1.2.6. 6.通知设备已被授予一个DMA周期，并为交换下

一个字做准备

5.6.3.1.2.7. 7.将DMA数据缓冲寄存器的内容送数据总线

5.6.3.1.2.8. 8.主存将数据总线上的信息写地址总线指定的存

储单元中

5.6.3.1.2.9. 9.修改主存和字计数值

5.6.3.1.2.10. 10.判断数据块是否传送结束，若未结束，则继

续传送

5.6.3.1.3. 3.后处理

5.6.3.2. 2.DMA接口与系统的连接方式

5.6.3.3. 3.DMA小节

5.6.3.3.1. 1.从数据传送看，程序中断方式靠程序传送，DMA方

式靠硬件传送

5.6.3.3.2. 2.从CPU响应时间看，程序中断方式是一条指令执行

结束时响应，而DMA方式在指令周期内的任一存取周期结束时

响应

5.6.3.3.3. 3.程序中断方式有处理异常事件的能力，DMA方式没

有这个能力5.6.3.3.4. 4.程序中断方式需要中断现行程序，故需保护现场

5.6.3.3.5. 5.DMA的优先级比程序中断的优先级高

5.6.4. 4.DMA接口的类型

5.6.4.1. 1.选择型DMA接口

5.6.4.2. 2.多路型DMA接口

6. 6.计算机的运算方法

6.1. 1.无符号数和有符号数

6.1.1. 1.无符号数

6.1.2. 2.有符号数

6.1.2.1. 1.机器数与真值

6.1.2.2. 2.源码表示法

6.1.2.3. 3.补码表示法

6.1.2.3.1. 1.补数的概念

6.1.2.3.2. 2.补码的定义

6.1.2.4. 4.反码表示法

6.1.2.5. 特点

6.1.2.5.1. 三种机器数的最高位均为符号位

6.1.2.5.2. 当真值为正时，原码，补码和反码的表示形式均相同

6.1.2.5.3. 当真值为负时，原码，补码和反码的的表示形式不同

6.1.2.6. 5.移码表示法6.2. 2.数的定点表示和符点表示

6.2.1. 1.定点表示

6.2.2. 2.符点表示

6.2.2.1. 1.浮点数的表示形式

6.2.2.2. 2.浮点数的表示范围

6.2.2.3. 3.浮点数的规格化

6.2.3. 3.定点数和浮点数的比较

6.2.3.1. 当浮点数和定点机中的位数相同时，浮点数的表示范围比

定点数的大的多

6.2.3.2. 当浮点数为规格化数时，其相对精度远比定点数高

6.2.3.3. 浮点数运算要分阶码部分和尾数部分，而且运算结果都要

求规格化

6.2.3.4. 在溢出的判断方法上，浮点数是对规格化数的阶码进行判

断，而定点数是对数值本身进行判断

6.2.4. 4.举例

6.2.5. 5.EEEE754标准

6.3. 3.定点运算

6.3.1. 1.移位运算

6.3.1.1. 1.移位的意义

6.3.1.2. 2.算术移位规则

6.3.1.2.1. 机器数为正时不论是左移还是右移，添补代码为06.3.1.2.2. 由于负数的原码数值部分与真值相同

6.3.1.2.3. 由于负数的反码各位除符号位外与负数的原码正好相

反

6.3.1.2.4. 分析任意负数的补码可发现，当对其由低位向高位找

6.3.1.3. 3.算术移位和逻辑移位的区别

6.3.2. 2.加法与减法运算

6.3.2.1. 1.补码运算的基本公式

6.3.2.2. 2.溢出判断

6.3.2.2.1. 用一位符号位判断溢出

6.3.2.2.2. 用两位符号位判断溢出

6.3.2.3. 3.补码定点加减法所需的硬件配置

6.3.2.4. 4.补码加减运算控制流程

6.3.3. 3.乘法运算

6.3.3.1. 1.分析笔算乘法

6.3.3.1.1. 将4个位极一次相加，机器难以实现

6.3.3.1.2. 乘积位数增长一倍，这将造成器材的浪费和运算时间

的增加

6.3.3.2. 2.笔算乘法的改进

6.3.3.2.1. 1.被乘数加零

6.3.3.2.2. 2.右移一位，得新的部分积6.3.3.2.3. 。。。

6.3.3.2.4. 。。。

6.3.3.3. 3.原码乘法

6.3.3.3.1. 原码一位乘运算规则

6.3.3.3.1.1. 乘积的符号位由两原码符号位异或运算结果决定

6.3.3.3.1.2. 乘积的数值部分由两数绝对值相乘

6.3.3.3.2. 原码一位乘所需的硬件配置

6.3.3.3.3. 原码一位乘控制流程

6.3.3.3.4. 原码两位乘

6.3.3.3.4.1. 被乘数x符号任意，乘数y符号为正

6.3.3.3.4.2. 被乘数x符号任意，乘数y符号为负

6.3.3.3.4.3. 被乘数x和y符号均为任意

6.3.3.4. 4.补码乘法

6.3.4. 4.除法运算

6.3.4.1. 1.分析笔算除法

6.3.4.1.1. 每次上商都是由心算来比较余数和除数的大小确定商

为1还是0

6.3.4.1.2. 每做一次减法，总是保持余数不动，低位补0，再减

去右移后的除数

6.3.4.1.3. 上商的位置不固定6.3.4.1.4. 商符单独处理

6.3.4.2. 2.原码除法

6.3.4.2.1. 恢复余数法

6.3.4.2.2. 加减交替法

6.3.4.2.3. 原码加减交替法所需的硬件配置

6.3.4.2.4. 原码加减交替法控制流程图

6.3.4.3. 3.补码除法

6.3.4.3.1. 1.补码加减交替法运算规则

6.3.4.3.2. 2.补码加减交替法所需的硬件配置

6.3.4.3.3. 3.补码加减交替法的控制流程

6.4. 4.浮点四则运算

6.4.1. 1.浮点加减运算

6.4.1.1. 1.对阶，使两数的小数点位置对其

6.4.1.2. 2.尾数求和，将对阶后的两尾数按定点加减运算规则求和

6.4.1.3. 3.规格化，为增加有效数字的位数，提高运算精度，必须

将求和后的尾数规格化

6.4.1.4. 4.舍入，为提高精度，要考虑尾数右移时丢失的数值位

6.4.1.5. 5.溢出判断，即判断结果是否溢出

6.4.1.6. 运算步骤

6.4.1.6.1. 1.对阶6.4.1.6.2. 2.尾数求和

6.4.1.6.3. 3.规格化

6.4.1.6.4. 4.舍入

6.4.1.6.5. 5.溢出判断

6.4.2. 2.浮点乘除法运算

6.4.2.1. 1.阶码运算

6.4.2.2. 2.尾数运算

6.4.3. 3.浮点运算所需的硬件配置

6.5. 5.算术逻辑单元

6.5.1. 1.ALU电路

6.5.2. 2.快速进位链

6.5.2.1. 1.并行加法器

6.5.2.2. 2.串行进位链

6.5.2.3. 3.并行进位链

7. 7.指令系统

7.1. 1.机器指令

7.1.1. 1.指令的一般格式

7.1.1.1. 1.操作吗

7.1.1.2. 2.地址码

7.1.1.2.1. 1.四地址指令7.1.1.2.2. 2.三地址指令

7.1.1.2.3. 3.二地址指令

7.1.1.2.4. 4.一地址指令

7.1.1.2.5. 5.零地址指令

7.1.2. 2.指令字长

7.2. 2.操作数类型和操作类型

7.2.1. 1.操作数类型

7.2.1.1. 1.操作数类型

7.2.1.1.1. 1.地址

7.2.1.1.2. 2.数字

7.2.1.1.3. 3.字符

7.2.1.1.4. 4.逻辑数据

7.2.1.2. 2.数据在存储器中的存放方式

7.2.1.3. 3.操作类型

7.2.1.3.1. 1.数据传送

7.2.1.3.2. 2.算数逻辑操作

7.2.1.3.3. 3.移位

7.2.1.3.4. 4.转移

7.2.1.3.4.1. 1.无条件转移

7.2.1.3.4.2. 2.条件转移7.2.1.3.4.3. 3.调用与返回

7.2.1.3.4.4. 4.陷阱与陷阱指令

7.2.1.3.5. 5.输入输出

7.2.1.3.6. 6.其他

7.3. 3.寻址地址

7.3.1. 1.指令寻址

7.3.1.1. 顺序寻址

7.3.1.2. 跳跃寻址

7.3.2. 2.数据寻址

7.3.2.1. 1.立即寻址

7.3.2.2. 2.直接寻址

7.3.2.3. 3.隐含地址

7.3.2.4. 4.间接寻址

7.3.2.5. 5.寄存器寻址

7.3.2.6. 6.寄存器间接寻址

7.3.2.7. 7.基址寻址

7.3.2.8. 8.变址寻址

7.3.2.9. 9.相对寻址

7.4. 4.指令格式举例

7.4.1. 1.设计指令格式应考虑的各种因素7.4.2. 2.指令格式举例

7.4.2.1. 1.PDP-8

7.4.2.2. 2.PDP-11

7.4.2.3. 3.IBM 360

7.4.2.4. 4.Intel 8086/80468系列机

7.4.3. 3.指令格式设计举例

7.5. 5.RISC技术

7.5.1. 1.RISC的生产和发展

7.5.2. 2.RISC的主要特征

7.5.2.1. 1.RISC的主要特点

7.5.2.1.1. 选取使用频度较高的一些简单指令以及一些很有用但

又不复杂的指令，让复杂指令的功能由频度高的简单指令的组

合来实现

7.5.2.1.2. 指令长度固定，指令格式种类少，寻址方式种类少

7.5.2.1.3. 只有取数/存数指令访问存储器

7.5.2.1.4. CPU中有多个通用寄存器

7.5.2.1.5. 采用流水线计数，大部分指令在一个时钟周期内完成

7.5.2.1.6. 控制器采用组合逻辑控制

7.5.2.1.7. 采用优化的编译程序

7.5.2.2. 2.RISC II 指令系统举例

7.5.2.2.1. 指令种类7.5.2.2.2. 指令格式

7.5.2.2.3. 寻址方式

7.5.2.3. 3.RISC指令系统的扩充

7.5.3. 3.RISC和CISC的比较

7.5.3.1. 1.充分利用VLSL芯片的面积

7.5.3.2. 2.提高计算机运算速度

7.5.3.3. 3.便于设计，可降低成本，提高可靠性

7.5.3.4. 4.有效支持高级语言程序

8. 8.CPU的结构和功能

8.1. 1.CPU的结构

8.1.1. 1.CPU的功能

8.1.1.1. 1.取指令

8.1.1.2. 2.分析指令

8.1.1.2.1. 分析此指令要完成什么操作，即控制器发出什么命令

8.1.1.2.2. 分析参与这次操作数地址，即操作数的有效地址

8.1.1.3. 3.执行指令

8.1.2. 2.CPU结构图

8.1.3. 3.CPU的寄存器

8.1.3.1. 1.用户可见寄存器

8.1.3.1.1. 1.通用寄存器8.1.3.1.2. 2.数据寄存器

8.1.3.1.3. 3.地址寄存器

8.1.3.1.4. 4.条件码寄存器

8.1.3.2. 2.控制和状态寄存器

8.1.3.2.1. MAR

8.1.3.2.2. MDR

8.1.3.2.3. PC

8.1.3.2.4. IR

8.1.3.3. 3.举例

8.1.4. 4.控制单元和中断系统

8.2. 2.指令周期

8.2.1. 1.指令周期的基本概念

8.2.2. 2.指令周期的数据流

8.2.2.1. 1.取指周期的数据流

8.2.2.2. 2.间址周期的数据流

8.2.2.3. 3.执行周期的数据流

8.2.2.4. 4.中断周期的数据流

8.3. 3.指令流水

8.3.1. 1.指令流水原理

8.3.2. 2.影响流水线性能的因素8.3.2.1. 1.结构相关

8.3.2.2. 2.数据相关

8.3.3. 3.流水线性能

8.3.3.1. 1.吞吐率

8.3.3.2. 2.加速比

8.3.3.3. 3.效率

8.3.4. 4.流水线中的多发技术

8.3.4.1. 1.超标量技术

8.3.4.2. 2.超流水线技术

8.3.4.3. 3.超长指令技术

8.3.5. 5.流水线结构

8.3.5.1. 1.指令流水线结构

8.3.5.1.1. 去指令

8.3.5.1.2. 译码

8.3.5.1.3. 地址

8.3.5.1.4. 取操作数

8.3.5.1.5. 执行指令

8.3.5.1.6. 回写结果

8.3.5.1.7. 修改指令指针

8.3.5.2. 2.运算流水线8.4. 4.中断系统

8.4.1. 1.概述

8.4.1.1. 1.引起中断的各种因素

8.4.1.1.1. 1.认为设置的中断

8.4.1.1.2. 2.程序性事故

8.4.1.1.3. 3.硬件故障

8.4.1.1.4. 4.I/O设备

8.4.1.1.5. 5.外部事件

8.4.1.2. 2.中断系统需解决的问题

8.4.2. 2.中断请求标记和中断判优逻辑

8.4.2.1. 1.中断请求标记

8.4.2.2. 2.中断判优逻辑

8.4.2.2.1. 1.硬件排队

8.4.2.2.2. 2.软件排队

8.4.3. 3.中断服务程序入口地址的寻找

8.4.3.1. 1.硬件向量法

8.4.3.2. 2.软件查询法

8.4.4. 4.中断响应

8.4.4.1. 1.响应中断的条件

8.4.4.2. 2.响应中断的时间8.4.4.3. 3.中断隐指令

8.4.4.3.1. 1.保护程序断点

8.4.4.3.2. 2.寻找中断服务程序的入口地址

8.4.4.3.3. 3.关中断

8.4.5. 5.保护现场

8.4.6. 6.中断屏蔽技术

8.4.6.1. 1.多重中断的概念

8.4.6.2. 2.实现多重中断的条件

8.4.6.3. 3.屏蔽技术

9. 9.控制单元的功能

9.1. 1.为操作命令的分析

9.1.1. 1.取指周期

9.1.1.1. 1.现行指令送至存储器地址寄存器

9.1.1.2. 2.向主存发送读命令，启动主存读操作

9.1.1.3. 3.将MAR所指的主存单元中的内容经数据总线读至MDR

内

9.1.1.4. 4.将MDR的内容送至IR

9.1.1.5. 5.指令的操作码送至CU译码

9.1.1.6. 6.形成下一条指令的地址

9.1.2. 2.间址周期9.1.2.1. 1.将指令的地址码送至存储器地址寄存器

9.1.2.2. 2.向主存发送读命令，启动主存读操作

9.1.2.3. 3.将MAR所指的主存单元中的内容经数据总线读至MDR

内

9.1.2.4. 4.将有效地址送至指令寄存器的地址字段

9.1.3. 3.执行周期

9.1.3.1. 1.非访存指令

9.1.3.1.1. 1.清除累加器指令CLA

9.1.3.1.2. 2.累加器取反指令COM

9.1.3.1.3. 3.算术右移一位指令SHR

9.1.3.1.4. 4.循环左移一位指令CSL

9.1.3.1.5. 5.停机指令STP

9.1.3.2. 2.访存指令

9.1.3.2.1. 1.加法指令

9.1.3.2.2. 2.存数指令

9.1.3.2.3. 3.转移指令

9.1.4. 4.中断周期

9.2. 2.控制单元的功能

9.2.1. 1.控制单元的外特性

9.2.1.1. 1.输入信号9.2.1.1.1. 1.时钟

9.2.1.1.2. 2.指令寄存器

9.2.1.1.3. 3.标志

9.2.1.2. 2.输出信号

9.2.2. 2.控制信号举例

9.2.2.1. 1.不采用CPU内部总线的方式

9.2.2.1.1. 1.取指周期

9.2.2.1.2. 2.间址周期

9.2.2.1.3. 3.执行周期

9.2.2.2. 2.采用CPU内部总线的方式

9.2.3. 3.多级时序系统

9.2.3.1. 1.机器周期

9.2.3.2. 2.时钟周期

9.2.3.3. 3.多级时序系统

9.2.4. 4.控制方式

9.2.4.1. 1.同步控制方式

9.2.4.2. 2.异步控制方式

9.2.4.3. 3.联合控制方式

9.2.4.4. 4.人工控制方式

10. 10.控制单元设计10.1. 1.组合逻辑设计

10.1.1. 1.组合逻辑控制单元框图

10.1.2. 2.微操作的节拍安排

10.1.3. 3.组合逻辑设计步骤

10.2. 2.微程序设计

10.2.1. 1.微程序设计思想的产生

10.2.2. 2.微程序控制单元框图及工作原理

10.2.3. 3.微指令 编码方式

10.2.4. 4.微指令序列地址的形成

10.2.5. 5.为指令格式

10.2.6. 6.静态微程序设计和动态微程序设计

10.2.7. 7.毫微程序设计

10.2.8. 8.穿行微程序控制和并行微程序控制

10.2.9. 9.微程序设计举例