一二三章基础测试

Posted 2020-12-09 by1314

1. 下列是有关程序、指令和数据关系的叙述，其中错误的是（ ）

A. 一个程序由若干条指令和所处理的数据组成

B. 指令和数据形式上没有差别，都是一串0/1序列

C. 指令和数据不能放在同一个存储中，必须分别存放在指令存储器和数据存储器中

D. 启动程序前指令和数据都存放在外存中，启动后才被装入内存

解：答案C。指令与数据放在同一个存储器中，只是取指令时取出的数据1/0组合是指令，在执行指令的时候从存储器里面时出来的是数据。D中CPU中能访问内存，不能直接访问外存（需要I/O接口，OS去控制I/O接口）

 

2. 以下关于冯·诺依曼计算机工作方式叙述中，错误的是（ ）

A. 计算机完成所有任务都必须执行相应的程序来完成

B. 某项任务用某语言（如C++）编号程序后，一旦被启动，则马上可调至主存直接执行

C. 程序执行时，CPU按指令地址自动按序到内存读取指令并执行

D. 冯诺依曼计算机工作方式称为“存储程序”控制方式

解：答案B。C++是高级语言，需要进行编译和链接生成机器语言

 

3. 下面有关反映计算机中存储容量的计量单位的叙述，其中错误的是（ ）

A. 最小的计量单位是位（bit），表示一位“0”或“1”，一个字节为8位

B. 最基本的计量单位是字节（Byte），因而指令、数据和地址的长度都是8的倍数

C. 主存储器的编址单位一般是字节的倍数

D. 主存容量为1KB，其含义是猪存储器中能存放1000个字节的二进制信

解：答案D。1KB=1024B

 

4. 以下给出的措施对缩短程序的响应时间和提高系统的吞吐率各有什么影响？

（1）使用更快的处理器

（2）增加处理器的个数，使得不同的处理器同时处理不同的任务

（3）优化编译生成的代码使得程序执行的总时钟周期数减少

（4）在CPU和主存之间增加Cache

解：这四个均能提高响应的时间吞吐量。（1）多CPU并行执行，吞吐量增加；（4）Cache高速缓存

 

5. 下列选项中，描述浮点操作速度指标是（ ）

A. MIPS

B. CPI

C. IPC

D. FLOPS

答案：D，CPI：时钟周期数；MIPS：每秒执行指令的条数；IPC：CPI的倒数，能运行多少条CPI指令。

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 1. PCI 1.0规范的数据线为32位，总线工作频率位33.3MHz，此时总线带宽约为（ ）

A. 33 MB/s

B. 133 MB/s

C. 266 MB/s

D. 533 MB/s

答案：32位相当于32根线，根据总线带宽=总线频率 * 总线宽度 / 8 可知，B为正确答案。

 

2. 增加总线带宽手段很多，但以下（）不能提高总线带宽

A. 采用信号线复用技术

B. 增加总线的时钟频率

C. 采用猝发传送方式，允许一次次总线事务传送多个数据

D. 增加数据线的宽度

答案：根据总线带宽公式B、D正确，C可以传送多个数据，而A的复用技术指数据和地址都可以用一根线传输，对带宽没有影响。

 

3. 下述不正确的是（）

A. 总线式一组共享的信息传输线

B. 系统总线中由地址、数据和控制三组传输线

C. 同步总线中一定有一根时钟线，用于所有设备的定时

D. 系统总线始终由CPU控制和管理

答案：D，在高速状态下由CPU控制，在低速状态下由PCI 桥控制。

 

4. 三种集中式总线控制中，（）方式对电路故障最敏感

A. 链式查询

B. 计数器定时查询

C. 独立请求

答案：A，独立请求的效率式最高的。

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 　　假设CPU有16跟地址引脚，8根数据引脚，并用MREQ作为访存控制信号（低电平有效），用WR作读/写控制信号（低电平为写，高电平为读）。现有下列存储芯片： 1k × 4位RAM、4k × 8位RAM、8k × 8位RAM、2k × 8位ROM、4k × 8位ROM、8k × 8位ROM，另外有74138译码器和各种门电路，要求最小 4k 为系统程序区，相邻 8k 为用户程序区

（1）写出对应的二进制地址码

 

（2）合理选用上述存储芯片，说明各选几片（1片 4K ×8bit ROM，片 4K ×8bit RAM）

（3）详细画出芯片片选逻辑

4k ：  0000 0000 0000 0000 ~0000 F F F

8k：  0001 0000 0000 0000 ~00001 F F F——> 第一个 4k  ；  0010 0000 0000 0000 ~0010 F F F——> 第二个 4k  

解析：如果选择 4k × 8位RAM，与ROM的地址线数一样，但选择 8k × 8位RAM时一共有13根地址线，片选的时候会很麻烦。

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　　1.  假设 CPU 执行某段程序时，共访问 Cache 命中 2000 次，访问主存 50 次。已知 Cache 的存取周期为 50 ns，主存的存取周期 200 ns。求 Cache-主存系统的命中率，平均访问时间和效率。（利用高速缓冲存储中的知识解决问题）