求教，关于codesys库的问题

Posted 2023-05-13

参考技术A 前面的人就是复制拷贝，你这个明明是codesys,他给你整个WINDOWS, codesys其实和C语言都有点像，虽然是PLC编程语言。普通的PLC的输入输出点都是指定的，内搜索部寄存器也是指定的，不管是数据寄存器和中间寄存器，都是指定的。但是codesys系统不是

新手求教：quartus verilog 关于timescale的问题。。

用quartus设计verilog代码的时候 ，整了半天感觉timescale和#（延迟）一点作用都没有。。
我是这么作的：我用的是Vector Waveform file 产生的波形。。是不是要先在Simulator Tool下把mode设置成Functional，再Generate Functional Simulation Netlist一下，然后无论如何调整timescale 和# 都一点效果都没有。
我也试过Simulator Tool下把mode设置成Time 但是产生的波形跟我的设计似乎没啥关系。想知道这两个选项到底是作什么用的。
本来我想用他产生一个时钟波形：代码如下
`timescale 2ns/1ns
module jiou(clk);
output reg clk;
initial
begin
clk=0;
#1 forever
#5 clk=~clk;
end
endmodule
他提示。。non-constrast循环不能超过250次。这是为什么啊。书上就是这么写的
弄的我只好用repeat产生少几个时钟，但是最后也因为timescale的关系就是一条直线。

我是自学这个东西的。大家多多帮助哈~~

错误的地方在timescale那里，其它地方没有错。改成：
`timescale 1ns/1ns
改了以后，我用modelsim跑试了一下，可以跑出波形。
另外，需要设置一个时间限制，不然会一直跑下去停不了。再添加一点东西：
initial
begin
#1000
$stop;
end

你的资料书质量不太高，仿真工具也不太行。追问

额。资料书夏文宇翻译的verilog hdl 入门，软件用的是quartus II 9.0
我这个软件按你说的改了timescale和加上时间限制还是不行
还是提示Error (10119): Verilog HDL Loop Statement error at jiou.v(8): loop with non-constant loop condition must terminate within 250 iterations 。
是不是仿真的时候都用modelsim，不用quartus 啊，初入此道，十分受挫。。。照书打都出问题

追答

只听说过“夏宇闻”，没听说过“夏文宇”
夏宇闻的资料适合入门，但入门了就不要再用了，很多东西不实用，代码风格也是乱七八糟的。
另外，在本人就职过的几家公司里，没看到哪个工程师用quartus，PC机上都是用modelsim。可能是本人孤陋寡闻吧。

参考技术A 亲，你是怎么解决的啊，我也遇到此类问题了啊，求帮助啊，谢谢