关于verilog中 if else 的问题

Posted 2023-04-12

请问 reg sw_state;
always@(posedge clk or negedge rst_n)
begin
if(!rst_n) sw_state<=1'b0;
else if(sw1_en) sw_state<=1'b0;
else if(sw2_en) sw_state<=1'b1;
else ;////////
end
//////这里的 else表示的是什么意思？是else sw_state<=1'b0;的意思吗？还是其他什么功能？

没有其他功能，如果else后不写赋值语句的话这个else写不写都一样，都会综合出带反馈的D触发器，因为到达这条语句时，在其他条件都没满足的条件下寄存器需要保持原值。不过如果你在这个else后给寄存器赋值比如
else sw_state<=1'b0;
就不会有带反馈的D触发器了 参考技术A if(midwd<wen<highwd) 这个条件怎么执行？
if((wen>midwd)&&(wen<highwd))
希望对你能有所帮助。

system Verilog 的inside语法

rand bit[31:0] len,src,dst;
.....
src inside 0,[2:10],[100:107];
请问第二个语句是什么意思？

src是一个随机的32bit的数据，然后第二句的意思是src随机生成时数据的范围是0， 2：10， 100：107之内。追问

谢谢

参考技术A 通常我们在判断a的值的时候都是主动去寻找a的某个特定值（if（a=0）；），所以个人建议你以后写程序不要主动去判断是不是不定值，系统无法判断，
先判断是不是某个具体的值，在从else中获取不定值
if
(a=0)


else
要执行的代码