如何使用vivado isim仿真

Posted 2023-04-06

使用vivado isim仿真的方法和过程如下：
1) 测试平台建立；
a) 在工程管理区点击鼠标右键，弹出菜单选择New Source，弹出界面； b) 输入文件名，选择Verilog Test Fixture，打钩add to project，单击NEXT；
c) 选择要仿真的文件，点击NEXT；
d) 点击“FINISH”，就生成一个Verilog测试模块。
ISE能自动生成测试平台的完整构架，包括所需信号、端口声明以及模块调用的实现。所需要完成的工作就是initial….end模块中的“//Add stimulus here”后面添加测试向量生成代码。
这里给出示例测试代码，将其添加于//Add stimulus here处
#100;
SW = 7;
#100;
SW = 11;
#100;
SW = 13;
#100;
SW = 14;

2) 测试平台建立后，在工程管理区将状态设置为“Simulation”；选择要仿真的文件名，
过程管理区就会显示“Isim simlator”；
3) 下拉“Isim simlator”，选择“Simulate Behavioral Model”，单击鼠标右键，现在“Process Properties”可修改仿真远行时间等。
4) 修改后，直接双击“Isim simlator”中的“Simulate Behavioral Model”进行仿真。
检查仿真结果是否达到预期设计目标。

Vivado设计套件，是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。集成的设计环境——Vivado设计套件包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。 参考技术A  在FPGA的设计中，仿真环节特别是功能仿真是极其重要的，可以提前发现bug，减少很多的调试时间。一般情况下，一个完整的仿真流程包括：1. RTL设计，最简单的情况就是使用HDL编写了一段代码。2.行为仿真：仅仅验证编写的代码在理论上可以实现我们的意图。3.综合，把HDL语言/原理图转换为网表netlist，然后执行综合后仿真。4.布局布线，即把我们的代码映射为到FPGA中的寄存器等环节然后连线等。然后执行布局布线后的仿真，这个步骤类似于硬件在回路仿真HLS的意思，但是还不是完全的HLS，因为这个“硬件”是在软件中模拟的，并没有生成bit流连接到真正的硬件中，但是因为它是基于门电路的仿真，考虑了器件和走线的延时等因素，所以比较真实，当然仿真速度也比步骤2慢了不少。5.调试；必要的话也可以执行HLS。在最新的Vivado套件中，我们可以使用的官方工具为Vivado Simulator，也可以使用第三方仿真器，包括Mentor Graphics QuestaSim/ModelSim、Cadence Incisive Enterprise Simulator (IES)、Synopsys VCS/VCS MX、Aldec Active-HDL/Rivera-PRO等。因为不同的第三方软件还需要额外的license，所以这里暂时使用自带的Vivado Simulator来体验它的强大功能。在Vivado开发环境中，新建或者打开以前建立的工程，然后点击菜单栏的File，选择Add Source，然后添加仿真源文件，如图1所示。 [[wysiwyg_imageupload:992:]]图1 添加仿真源文件因为我们还没有建立测试脚本，所以接下来要新建一个，在选择好文件名、保存位置之后点击finish，此时会出现测试文件的定义窗口，和新建一个hdl文件是类似的，在此定义了前面使用的PI调节器的输入、输出端口，如图2所示。 [[wysiwyg_imageupload:993:]]图2 配置输入输出完成之后就回到了Vivado开发环境。此时我们Vivado开发环境的高效之处之一，就是能够定义多个仿真集合，例如，有的用来做前面步骤2的仿真，有的来做步骤4的仿真，还有的配置了别的信号特征等；这些很容易更改，如图3所示。目前唯一不太方便的是菜单栏上没有导航窗口，需要记在快捷键Ctrl+S进行快捷保存。 [[wysiwyg_imageupload:994:]本回答被提问者和网友采纳

如何在VIVADO中编译仿真库

1、选择vivado菜单“Tools”——>“Compile Simulation Libraries...”命令。
2、在弹出的对话框中设置器件库编译参数，仿真工具“Simulator”选为ModelSim，语言“Language”、库“Library”、器件家族“Family”都为默认设置All（当然也可以根据自己的需求进行设置），然后在“Compiled library location”栏设置编译器件库的存放路径，这里选择新建的vivado2014_lib文件夹，此外在“Simulator executable path”栏设置Modelsim执行文件的路径，其他参数默认。
3、设置好参数后点击“Compile”按钮开始器件库的编译。
4、器件库编译结束后给出编译报告，从报告中看出0个警告和0个错误。
5、打开vivado2014_lib文件夹，便可以看到已经产生了器件库。 参考技术A vivado2013.4和modelsim联合仿真
最近在做Zynq的项目，曾经尝试使用ISE+PlanAhead+XPS+SDK组合和Vivado+SDK来搭建工程，使用中发现前者及其不方便后者有诸多不稳定。近期得闻Xilinx退出Vivado2013.4，就迫不及待的想试用一把，看之前的bug是否有修复，稳定性有没有变好，就从和ModelSim的联合仿真做起吧。
其实Vivado IDE本身具有强大的仿真工具vivado simulator，支持功能仿真和后仿，但是那个特别耗电脑资源，笔记本基本上是跑不动的，如果电脑给力用起来还是很顺手的。它还支持与Cadence、Modelsim等第三方工具协同联合仿真（详见UG900），因为习惯原因，故选用ModelSim试一试。
1. ModelSim版本要求
Vivado2013.4只支持Modelsim10.2A及其以上版本，低版本不支持。
2. 编译仿真库
使用TCL脚本：compile_simlib（详细内容见UG835），一般而言，以下内容就以足够
compile_simlib -directory <library_output_directory> -simulator <agr>
-simulator_exec_path<sim_install_location>
例如：a）仿真库编译到D:/xilinx_sim_lib；
b）仿真工具使用Modelsim；
c）ModelSim安装在C:/modeltech64_10.2/win64；
那么完整的tcl命令就是：
compile_simlib -directory D:/xilinx_sim_lib -simulator modelsim
-simulator_exec_path C:/modeltech64_10.2/win64
执行该命令需要耐心等待，这个过程视电脑能力好坏可能需要30~60min，直到窗口提示compile_simlib tcl task –end才算完成，如图所示。
tcl库
图1 库文件编译完成提示
打开D:/xilinx_sim_lib文件夹可以发现，所有的库文件和Modelsim.ini文件均已生成。
3. 设置关联
打开Vivado IDE（start_gui），在在tools -> vivado options -> general中设置第三方工具的路径，如图2所示：
图1 tcl窗口
图2 设置ModelSim的安装路径

4.在工程中对仿真工具进行配置

在工程配置项simulation->simulation settings中将target simulator选择为ModelSim，Compiled library Location指向刚才编译的库路径，其他设置不详细介绍，如图3所示。

tcl设置

图3 仿真工具设置

OK，如果中途不出什么差错，到这个步骤位置就可以顺利完成和ModelSim的联合仿真了。