verilog学习笔记 vivado 仿真小例子

Posted 姚家湾

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篇首语:本文由小常识网(cha138.com)小编为大家整理,主要介绍了verilog学习笔记 vivado 仿真小例子相关的知识,希望对你有一定的参考价值。

        使用verilog 逻辑设计,有一个重要的环节是仿真。要实现仿真,需要两个verilog 模块,一个是需要仿真的模块,另一个是用于测试的模块,为被测试模块的某些输入提供设置值和注入数据或者时钟。

一个反向模块invert

module invert(
input in,
output out
);
assign out = ~in;
endmodule

测试模块(testbench.v)

module testbench(
);
// testbench 时钟信号
reg clk = 0;
always #10 clk <= ~clk;
// 输出信号
wire out;
// 调用invert模块
invert myinvert(clk, out);
endmodule

仿真过程

1 正常方式建立一个vivado 新项目

2 导入源代码,新建一个invert 模块,填入上面invert.v 的代码

3 导入源代码,新建一个testbench模块,填入上面testbench.v 的代码

4 run simulation

结果

以上是关于verilog学习笔记 vivado 仿真小例子的主要内容,如果未能解决你的问题,请参考以下文章

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