如何用verilog写8个流水灯

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篇首语:本文由小常识网(cha138.com)小编为大家整理,主要介绍了如何用verilog写8个流水灯相关的知识,希望对你有一定的参考价值。

参考技术A

先把问题具体化:

       假如 LED  “1” 为 亮,“0”为灭,需要 LED 每一秒,从左到右点亮,该如何做?

       

       那么这就有二个具体的问题:

        A、一秒如何产生?

                如果你的平台时钟是 50Mhz ,也就 clk = 50Mhz,那么利用分频计数来产生1hz的时钟,也就是 时钟周期为 1秒。实例如下:

reg [31:0] cnt;
reg        clk_1;
always@(posedge clk_50M or negedge rst_n)
    begin    
        if(!rst_n)     
            begin        
                cnt <= 32'd0;        
                clk_1 <= 1'b0;     
            end    
        else     
            begin         
                if(cnt == 32'd50_000_000-1)             
                    clk_1 <= ~clk_1;         
                else             
                    cnt <= cnt + 1;     
        end
end


        B、如何从左向右点亮?

               点亮只需要LED设置为是“1”,从左往右,也就是高位到低位依次为“1”,根据clk_1s 的时钟,对LED进行移位就好了。这里有个问题,当LED移位到为全“0”的时候,则需要将 LED 写成初始值,这样就可以一直 循环点亮 下去。实例如下:

always @(posedge Clk_1s or negedge RESET_N) 
begin
    if(!RESET_N) begin
        led_set <= 8'b0000_0000;
    end
    else begin
        if(led_set == 8'b0000_0000)
            led_set <= 8'b1000_0000;        // 设置初始值
        else
            led_set <= 1'b0,led_set[7:1];    // led 依次移位
    end
end


下面给一个 led 流水灯的实例:

8个LED 从左到右依次点亮

module led ( 
            input wire Clock,         
            input wire RESET_N,
            output wire [7:0]  LED                      
        );
 
// ---- count 1s ---------
reg [27:0]  cnt_1s;
reg         clk_1s_en;
 
always @(posedge Clock or negedge RESET_N)
begin
    if(!RESET_N) begin
        cnt_1s <= 0;
        clk_1s_en <= 0;
    end
    else begin
        if(cnt_1s == 'd50_000_000-1) begin
            cnt_1s <= 0;
            clk_1s_en <= ~clk_1s_en;
        end
        else
            cnt_1s <= cnt_1s + 1;
    end
end
 
// ----------- led set --------------
reg [7:0] led_set;
 
always @(posedge clk_1s_en or negedge RESET_N) 
begin
    if(!RESET_N) begin
        led_set <= 8'b0000_0000;
    end
    else begin
        if(led_set == 8'b0000_0000)
            led_set <= 8'b1000_0000;
        else
            led_set <= 1'b0,led_set[7:1];
    end
end
   
assign LED = led_set;

endmodule

Verilog十大基本功1(流水线设计Pipeline Design)

需求说明:Verilog设计基础

内容       :流水线设计

来自       :时间的诗



流水线设计

前言:

本文从四部分对流水线设计进行分析,具体如下:
第一部分什么是流水线
第二部分什么时候用流水线设计
第三部分使用流水线的优缺点
第四部分流水线加法器举例

第一 什么是流水线


流水线设计就是将组合逻辑系统地分割,并在各个部分(分级)之间插入寄存器,并暂存中间数据的方法。
目的是将一个大操作分解成若干的小操作,每一步小操作的时间较小,所以能提高频率,各小操作能并行
执行,所以能提高数据吞吐率(提高处理速度)。


第二 什么时候用流水线设计


使用流水线一般是时序比较紧张,对电路工作频率较高的时候。典型情况如下:
1)功能模块之间的流水线,用乒乓 buffer 来交互数据。代价是增加了 memory 的数量,但是和获得的巨大性能提升相
比,可以忽略不计。
2) I/O 瓶颈,比如某个运算需要输入 8 个数据,而 memroy 只能同时提供 2 个数据,如果通过适当划分运算步骤,使用
流水线反而会减少面积。
3)片内 sram 的读操作,因为 sram 的读操作本身就是两极流水线,除非下一步操作依赖读结果,否则使用流水线是自
然而然的事情。
4)组合逻辑太长,比如(a+b)*c,那么在加法和乘法之间插入寄存器是比较稳妥的做法。

第三  使用流水线的优缺点


1)优点: 流水线缩短了在一个时钟周期内给的那个信号必须通过的通路长度,增加了数据吞吐量,从而可以提高时钟
频率,但也导致了数据的延时。举例如下:
例如:一个 2 级组合逻辑,假定每级延迟相同为 Tpd,

1.无流水线的总延迟就是 2Tpd,可以在一个时钟周期完成,但是时钟周期受限制在 2Tpd;


2.流水线:
每一级加入寄存器(延迟为 Tco)后,单级的延迟为 Tpd+Tco,每级消耗一个时钟周期,流水线需要 2 个时钟周期
来获得第一个计算结果,称 为首次延迟,它要 2*( Tpd+Tco),但是执行重复操作时,只要一个时钟周期来获得最后的
计算结果,称为吞吐延迟( Tpd+Tco)。可见只要 Tco 小于 Tpd,流水线就可以提高速度。 特别需要说明的是,流水线
并不减小单次操作的时间,减小的是整个数据的操作时间,请大家认真体会。

2) 缺点: 功耗增加,面积增加,硬件复杂度增加,特别对于复杂逻辑如 cpu 的流水线而言,流水越深,发生
需要 hold 流水线或 reset 流水线的情况时,时间损失越大。 所以使用流水线并非有利无害,大家需权衡考虑。

第四 一个 8bit 流水线加法器的小例子



非流水线:
module add8(
  a, 
  b, 
  c);
  input  [7:0] a;
  input  [7:0] b;
  output [8:0] c;


  assign c[8:0] = 1'd0, a + 1'd0, b;
endmodule


采用两级流水线:第一级低 4bit,第二级高 4bit,所以第一个输出需要 2 个时钟周期有效,后面的数据都是 1 个周期
之后有效。

module adder8_2(
  clk,
  cin,
  cina,
  cinb,
  
  sum,
  cout);
  
  input          clk;
  input          cin;
  input  [7:0]   cina;
  input  [7:0]   cinb;
  
  output [7:0]   sum;
  output         cout;
  
  reg            cout;
  reg            cout1; //插入的寄存器
  reg   [3 :0 ]  sum1 ; //插入的寄存器
  reg   [7 :0 ]  sum;
  reg   [3:0]    cina_reg;
  reg   [3:0]    cinb_reg;//插入的寄存器
  
  
  always @(posedge clk) //第一级流水
  begin
    cout1 , sum1 <= cina[3:0] + cinb [3:0] + cin ;
  end
  
  always @(posedge clk)
  begin
    cina_reg <= cina[7:4];
    cinb_reg <= cinb[7:4];
  end
  
  
  
  always @(posedge clk) //第二级流水
  begin
    cout ,sum[7:0] <= 1'b0,cina_reg[3:0] + 1'b0,cinb_reg[3:0] + cout1 ,sum1[3:0] ;
  end
endmodule


这里讲到的流水线,主要是一种硬件设计的算法,如第一条中表述的流水线设计就是将组合逻辑系统地分割,并在各
个部分(分级)之间插入寄存器,并暂存中间数据的方法。

针对处理器中的流水线结构。比如,比如 5—6 个不同功能的电路单元组成一条指令处理流水线,
然后将一条指令分成 5—6 步后再由这些电路单元分别执行,这样就能实现在一个 CPU 时钟周期完成一条指令,因此
提高 CPU 的运算速度。 一般的 CPU 中,每条整数流水线都分为四级流水, 即指令预取、 译码、 执行、 写回结果, 
openrisc采用的是 5 级整数流水线。
当然它们的核心思想都是利用并行执行提高效率。

总结一下,流水线就是插入寄存器,以面积换取速度。

以上是关于如何用verilog写8个流水灯的主要内容,如果未能解决你的问题,请参考以下文章

流水线cpu —Verilog HDL

用Verilog HDL语言设计流水灯实验程序

matlab程序如何转化成verilog程序啊?

永远的流水灯(Verilog)

提供一个RTL级描述的verilog程序,并解释下怎么看出是RTL级描述的

20180805 玩玩FPGA开发,学学Verilog,学学基本操作,制作流水灯