如何用Verilog 语言描述一个D锁存器

Posted 2023-05-09

//D触发器

reg data_reg;
always @(posedge clk) begin
data_reg <= data_in;
end

//D锁存器

reg data_latch;
always @(data_in or enable) begin
if(enable) data_latch <= data_in;
end 参考技术A module dff(en,D,Q);
input en;
input D;
output Q;
assign Q=(en==1)?D:Q;
endmodule

参考资料：as

参考技术B always @(posedge clk)begin
if(enable)
b<=a ;
end

这样就是一个锁存器，只有enable有效的时候，b等于a，相当于b所存了a的值！

如何用verilog综合出RAM和ROM使用BlockRAM

参考技术A 例化一个RAM，dout宽度为1，深度为4（即地址宽度为2），F接dout，B,A接地址线。RAM里面初始化内容为0，0，0，1。这样，当｛B，A｝为00，01，10时，输出0；11时输出1，实现与的功能