xilinx fpga（virtex-5）的io接口问题

Posted 2023-04-19

这个fpga支持多种接口协议，有许多专用接口，比如说我想将前端ad转换采集的高速数字信号传输给fpga，如果采用lvds接口的话，是不是直接将两根差分信号接到fpga的两个专用引脚上就好了？fpga上的pcie是不是也有专门的引脚与之对应？当用这些引脚时，外围fpga的外围电路是不是都是一样的？谢谢

参考技术A 是的，首先注意PN是有配对关系的，同一对的P和N接反了没关系（）内部还可以调整，但不同对的p 和n接到一起就不行了，pcie不仅有专门的引脚对应，还必须要fpga内部有专门的核支持，带PCIE核的V5系列的FPGA,在型号中都带个T字母。外围FPGA电路是否一样取决于你的应用，不能一概而论，追问

您觉得做fpga的外围电路设计前途如何？发展空间大不大？不考虑个人努力程度

追答

专门做FPGA外围肯定不行,这是个很小的空间,但是把这部分搞懂对于做电路,作FPGA程序设计,是必要的.

追问

再请教一个问题，我现在在做fpga的外围电路，就是画画电路板，解决下电磁兼容方面的问题，但是我不是很喜欢做这方面的工作，以您看我以后可以往哪个方向转跨度才不是很大，谢谢

追答

做FPGA里面的程序，先学学verilog。可以搞开发板结合具体的应用练习下，最好是搞清楚你搭建的FPGA电路的具体应用，把相应的FPGA程序搞过来，自己熟悉，理解，改动，下载，抓信号，试验。

参考技术B lvds的差分对的P和N都是一一对应的，注意端接匹配电阻在ucf文件里要加上。原则上只要符合相应的电气规范，都可以用FPGA去做，但是不知道有没有PCIE的核可以用。最近在看PCI的SPEC，感觉头都大了，自己现写肯定不好使……外围电路，这个些东西都在相应的SPEC里都有规范，用不同的总线，信号，其电路设计肯定有差异。以前做的项目里，用到了CPCI总线，利用6455自带的总线和上位机通信，6455和FPGA之间通过EMIF接口通信。当然6455也干了其他的事情。追问

您觉得做fpga的外围电路设计前途如何？发展空间大不大？不考虑个人努力程度

追答

个人觉得在应用FPGA的公司做外围原理图设计的话意义不大。因为很多解决方案都是有现成的案例可用的，创造性的东西并不多。

追问

再请教一个问题，我现在在做fpga的外围电路，就是画画电路板，解决下电磁兼容方面的问题，但是我不是很喜欢做这方面的工作，以您看我以后可以往哪个方向转跨度才不是很大，谢谢

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xilinx_spartan6_io_电平读书笔记

FPGA的IO支持多种电平标准,但是其中用几点的概念比较模糊,在此特意记下:

        最近在用xilinx的spartan 6 与ARM进行通信，但是FPGA的逻辑电平是3.3V的LVTTL标准,而ARM输出的是1.8V的电平标准，两者IO电平的不匹配，出现了一些问题如下：

        FPGA在VCCO = 3.3V是，是否可以设置FPGA的IO电平标准为1.8V？

        在翻阅了《Spartan-6 FPGA SelectIO Resources》后，得到了以下信息：Spartan-6的供电来源于3个引脚：VCCINT、VCCO、VCCAUX。

VCCINT is the main power supply for the internal FPGA logic. VCCINT also powers some of the available input drivers.

        VCCINT主要为FPGA的内部逻辑单元供电，同时也会给一些输入供电。

     The VCCO supplies, one for each of the I/O banks,power the output drivers and some of the input drivers. The voltage on the VCCO pins determines the voltage swing of the output signal.

        Many of the low-voltage I/O standards supported by Spartan-6 devices require adifferent output drive voltage (VCCO). As a result, each device often supportsmultiple output drive source voltages.

Output buffers within a given VCCO bank must share the same output drivesource voltage. The following I/Ostandards input buffers also use the VCCO voltage supply:

      • LVCMOS25 (when VCCAUX = 3.3V)

      • LVCMOS18_JEDEC

      • LVCMOS15_JEDEC

      • LVCMOS12_JEDEC

      • PCI

      • MOBILE_DDR

      Spartan-6 FPGAs allow multiple I/Ostandards to be combined in the same device. Although the outputs are always powered byVCCO, multiple standards are available

under one of the five possible VCCO values. In addition, inputs often do notneed to match the voltage applied to VCCO. Further flexibility is achieved withmultiple VCCO levels in a single device.

      Each bank of I/Os has independent VCCO and VREF rails. This allows each bank to be powered at VCCO and VREF levels independent of how the other banksare set. VCCO provides power primarily to the I/O outputbuffers, and VREF supplies a reference voltage for HSTL and SSTL inputs. The VCCO pins are dedicated power pins and must bepowered at all times with a voltage rail from thePCB. However, the VREF pins are dual-purpose pins; they can be used as regular I/O pinsor VREF-supply pins. When a bank uses VREF-powered inputs (as an example, for the SSTL or HSTL standards), thedesign must use the VREF pins to supply the FPGA’s internal VREF rail with the reference voltage. If the SSTL or HSTL inputs are not used in a bank,the VREF pins in that bank can be used as regular I/O pins. Table 1-5 lists the VCCO and VREF requirements.

  

        VCCO在FPGA中，每个Bank都有自己独立的VCCO，每个Bank的VCCO可以供不同的电源，以实现不同的Bank实现不同的IO标准，在同一个Bank中，VCCO只能是一个标准，通过上面的解释中，可以看到，IO的输出都是由VCCO供电的，也就是说每个Bank的IO输出电压决定于VCCO，同时部分标准的输入也是由VCCO提供电源的。在一个Bank中，输入的IO标准是可以不与VCCO相匹配的，如下图所示，VCCO为3.3V时，输入LVCMOS18的标准同样可以识别！

        

         由此可见，对于3.3v的VCCO，输出的电平标准只能是3.3V，但是输入的标准可以是1.8V。