关于FPGA的全局时钟和局部时钟的问题
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篇首语：本文由小常识网(cha138.com)小编为大家整理，主要介绍了关于FPGA的全局时钟和局部时钟的问题相关的知识，希望对你有一定的参考价值。
目前在做一个项目，涉及到FPGA的全局时钟和局部时钟问题，开始整个系统的时钟是是利用BUFR产生的，因为我们外部时钟是448MHZ，系统的时钟是112M，利用BUFR的4分频功能，产生系统时钟112M，导致ISE在产生bit文件的时候，一直MAP有错误，后来换成ISE的时钟核来产生112MHZ，就不存在这个错误了，但是问题是用核来产生时钟，时钟存在抖动，系统性能不好，请问各位大神，可以用BUFR+BUFG来产生全局时钟吗，这样，时钟性能也好，也可以成为全局时钟。ORZ
1、BUFR时钟只能驱动本bank和上下相邻的bank，所以你布局出错2、例化的时钟核，里面其实也例化了BUFG，所以可以通过
3、MMCM带有锁相功能，会较小时钟抖动，优化时钟质量；把带宽设为optimized
4、改变外部时钟的质量才是根本的解决办法。追问
我用例化的时钟核，改成optimized一样是时钟质量不好，目前使用的全局时钟是BUFR+BUFG，可以通过，没有错误，而且时钟质量很好，以前在ISE12.2上，使用核来产生的时钟，时钟质量都是很好的，换到ISE14.2上，时钟质量就不好了
追答新的软件不一定比旧版的好，哪个软件设计的效果最好就用哪个的。一般新软件就是针对新器件加了支持。
参考技术A 1、BUFR钟能驱本bank相邻bank所布局错2、例化钟核面其实例化BUFG所通
3、MMCM带锁相功能较钟抖优化钟质量;带宽设optimized
4、改变外部钟质量才根本解决办 参考技术B bank内部，局部时钟比全局时钟更优秀，skew更小
FPGA之异步时钟同步时钟并存同步问题
关于FPGA同一个工程中如何进行同步异步复位
同步复位：需要时钟的产生，在时钟的进行下进行复位；
异步复位：无需时钟，即可进行复位。
问题：
有些信号，异步复位，在时钟来之前就已经复位了，而同步复位有可能在时钟来时，复位信号已经无效了。
解决：
我们在需要在进行异步复位的时候就对同步复位，做好触发准备。
为了解决在同一个工程不同复位并存的问题，特做以下总结:
具体代码如下:
module rst_syn(
input wire clk,
input wire i_rst_n,//异步复位信号输入
output wire O_rst_n//同步复位信号输出
);
reg rst_ff1;
reg rst_ff2;
reg rst_ff3;
always @(posedge clk or posedge i_rst_n)
begin
if(i_rst_n)
begin
rst_ff1 <= 1‘b0;
rst_ff1 <= 1‘b0;
rst_ff1 <= 1‘b0;
end
else
begin
rst_ff1 <= 1‘b1;
rst_ff2 <= rst_ff1;
rst_ff3 <= rst_ff2;
end
end
always @(posedge clk or posedge i_rst_n)
begin
if(i_rst_n)
O_rst_n <= 0;
Else
O_rst_n <= rst_ff3;
end
代码的主要内容：就在异步复位的时钟时，将o_rst_n <= 1;作为条件，在clk来时进行同步复位。
仿真结构图：
见附件
上图所示，实现了异步复位和同步复位并存。
备注：时钟是由PLL生成的，所以复位后几个时钟后方可产生时钟，产生时钟时同步复位信号已经无效，所以需要上述处理办法。
建议：一般在同一个工程里使用一个复位，如果时间不一致容易出问题。
本文出自 “10927461” 博客，请务必保留此出处http://10937461.blog.51cto.com/10927461/1873782
以上是关于关于FPGA的全局时钟和局部时钟的问题的主要内容，如果未能解决你的问题，请参考以下文章