FPGA教程案例9基于vivado核的时钟管理器设计与实现
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1.软件版本
vivado2019.2
2.本算法理论知识
在上一课程,我们学习了基于计数器的时钟分频器,但是其实现的分频数是由限制的,而在FPGA设计过程中,往往需要一些特殊频率的时钟。采用基于计数器的分频器无法实现,此时需要通过vivado提供的时钟IP核来实现。在vivado的时钟IP核的配置,IP核名称为Clocking Wizard,直接在IP Catalog中搜索即可。
下面,我们通过Clocking Wizard实现几种不同频率的输出。
3.系统设计实现
在vivado中,新建如下IP核
以上是关于FPGA教程案例9基于vivado核的时钟管理器设计与实现的主要内容,如果未能解决你的问题,请参考以下文章