4.Verilog 基础语法

Posted 2022-01-14 fpga&matlab

1.Verilog的注释方法：

Verilog 中有 2 种注释方式:

第一种注释方法是用 // 进行单行注释：

第二种注释方法是用 /* 与 */进行多行注释

以上一章节的计数器为例子，注释如所示：

`timescale 1ns / 1ps
 
 
module count(
input i_clk,
input i_rst,
output reg[9:0]o_count
);
    
always @(posedge i_clk or posedge i_rst)
begin
     if(i_rst)
     begin
     o_count <= 10\'d0;
     end
else begin
          if(o_count == 10\'d100)
          o_count <= 10\'d0;
          else
          o_count <= o_count + 10\'d1;//计数器计数，每次增加1
     end
end    
    
/*
always @(posedge i_clk or posedge i_rst)
begin
     if(i_rst)
     begin
     o_count <= 10\'d0;
     end
else begin
          if(o_count == 10\'d200)
          o_count <= 10\'d0;
          else
          o_count <= o_count + 10\'d1;//计数器计数，每次增加1
     end
end   
*/
endmodule