Verilog HDL 学习笔记一
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篇首语:本文由小常识网(cha138.com)小编为大家整理,主要介绍了Verilog HDL 学习笔记一相关的知识,希望对你有一定的参考价值。
Verilog HDL 学习笔记一
一、简介
Verilog HDL是一种硬件描述语言
二、第一个案例
这个只是一个展示了
module counter10(
//端口定义
input rstn, //复位端,低有效
input clk, //输入时钟
output [3:0] cnt, //计数输出
output cout); //溢出位
reg [3:0] cnt_temp ; //计数器寄存器
always@(posedge clk or negedge rstn) begin
if(! rstn)begin //复位时,计时归0
cnt_temp <= 4'b0 ;
end
else if (cnt_temp==4'd9) begin //计时10个cycle时,计时归0
cnt_temp <=4'b000;
end
else begin //计时加1
cnt_temp <= cnt_temp + 1'b1 ;
end
end
assign cout = (cnt_temp==4'd9) ; //输出周期位
assign cnt = cnt_temp ; //输出实时计时器
endmodule
三、环境的配置
Quartus II
https://fpgasoftware.intel.com/13.1/?edition=subscription&platform=windows
这个下载会很慢,而且可能会有一些奇奇怪怪的问题,这个大家需要耐心解决
四、其他知识
见后续的博文
以上是关于Verilog HDL 学习笔记一的主要内容,如果未能解决你的问题,请参考以下文章