System Verilog MCDF
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篇首语：本文由小常识网(cha138.com)小编为大家整理，主要介绍了System Verilog MCDF相关的知识，希望对你有一定的参考价值。
整形器的接口时序：
reg，grant是维持了两个clk的。
chid ，length在发送数据期间不可以变化。
第一个data数据必须在start上升沿的同一个clk发送。
reg，grant两者之间至少相差一个clk。
grand表示自己的内存足够存储要求数据的长度的空间。表示的数据包能够接受。
data必须连续的发送，之间不能够有间隔。
end是在最后一个data的一开始就拉高。
以上是关于System Verilog MCDF的主要内容，如果未能解决你的问题，请参考以下文章
[转]System Verilog的概念以及与verilog的对比
FPGA小白学习之路 System Verilog的概念以及与verilog的对比