FinFET与2nm晶圆工艺壁垒

Posted 2021-05-19 吴建明

FinFET与2nm晶圆工艺壁垒

谈到半导体工艺尺寸的时候，通常对于下面的一串数字耳熟能详：3um、2um、1.5um、1um、0.8um、0.5um、0.35um、0.25um、0.18um、0.13um、90nm、65nm、45nm、32nm、22nm、14nm、10nm...有人说5nm是半导体工艺的极限尺寸，也有人说1nm是半导体工艺的极限尺寸；iPhone6s的 A9处理器更出现了三星14nm工艺和台积电16nm工艺二个版本、哪个版本更先进的激烈的争论。这里的工艺尺寸，通常是指集成电路的最小线宽，那么在集成电路的内部，最小的线宽是指哪一个几何尺寸呢？

在集成电路的内部，最小的功能单元是平面横向导电的MOSFET，如下图所示，这个结构及其工作原理以前的文章介绍过：功率MOSFET的结构及特点，其由三个电极：G栅极、D漏极和S源极组成。

 

 

 图1：平面横向导电MOSFET

灰色Gate栅极的宽度、也就是沟槽宽度或者线宽，通常所说的多少um、多少nm就是指的这个宽度，而不是每个晶胞单元的尺寸。

沟槽宽度的减小，可以带来如下的优点：

（1）沟槽宽度对应着D到S极的距离，沟槽宽度减小，载流子流动跨越沟道的导通时间减小，这样允许工作的开关频率就可以提高；

（2）沟槽宽度小，沟道完全开通所加的G极电压可以降低，导通更容易，开关损耗降低；

（3）沟槽宽度减小，沟道导通电阻降低，也更一进降低导通损耗。

正因为这些优点，也驱使半导体制造公司不断的采取新的工艺，追求更低的工艺尺寸，来提升半导体器件的性能、降低功耗。

 

 

 图2右上角为平面MOSFET的结构，实际的结构稍微变形，如图2下方的所示，G极同样也是跨在D和S之间，G极下面为绝缘的氧化层。

传统平面结构的限制

近些年来，半导体工艺不断的向着微型化发展，基于传统平面MOSFET结构的晶胞单元不断的缩小，漏、源的间距也不断的减小，G极下面的接触面积越来越小，G极的控制力就不断的减弱，带来的问题就是不加栅极电压时漏源极的漏电流增加，导致器件的性能恶化，同时增加了静态的功耗。

增加G极面积的方法，就必须采用新的结构，如三维结构。三维的G极结构有二种类型：一是双栅极结构，二是Fin型结构，也就是非常有名的鳍型结构，如下图所示。

 

 

 图3：双栅极结构及导通沟道

双栅极结构形成二个沟道，减小沟道的导通电阻，增强了通流的能力和G极对沟道的控制能力。

 

 

 图4：Fin鳍型结构

 FinFET结构看起来像鱼鳍，所以也被称为鳍型结构，其最大的优点是Gate三面环绕D、S两极之间的沟道（通道），实际的沟道宽度急剧地变宽，沟道的导通电阻急剧地降低，流过电流的能力大大增强；同时也极大地减少了漏电流的产生，这样就可以和以前一样继续进一步减小Gate宽度。

目前三星和台积电在其14/16nm这一代工艺都开始采用FinFET技术。

 

 

 图5：Intel（左：22nm）和Samsung（右：14nm）Fin鳍型结构

业界需要新的互连解决方案和新工艺才能前进到下一个工艺节点。

在最新的工艺节点上，芯片制造商在晶体管技术上持续取得进展，但是这些结构之间的互连方案却一直步履满跚，跟不上晶体管技术发展的步伐。

芯片行业正在研究几种技术来解决互连方面的瓶颈，但是，许多解决方案仍然处于研发阶段，可能需要很长的一段时间才会出现-可能要等到2纳米工艺节点时，互连技术才能取得突破，2纳米预计将在2023/2024某个时间点推出。此外，新的互连解决方案需要使用新型材料和昂贵的工艺。

在2纳米推出之前，半导体行业需要继续解决先进工艺芯片中的几个问题：晶体管、触点和互连。其中，晶体管位于结构底部，并充当信号的开关。互连则位于晶体管的顶部，由微小的铜连线组成，这些连线用于将电信号从一个晶体管传输到另一个晶体管。今天的先进工艺芯片的层数为10到15层，每层都包含一个复杂的铜连线方案，层与层之间使用微小的铜过孔进行连接。

另外，晶体管结构和互连通过一层被称为中线（MOL）的层连接。MOL层由一系列微小的接触结构组成。

 

 图6：BEOL（铜互连层）和FEOL（晶体管级）

不到十年前，在20nm和16nm / 14nm时，先进节点的晶体管问题开始涌现，那时，晶体管中的铜互连变得更加紧凑，导致芯片中出现不必要的阻容（RC）延迟。简而言之，使电流流过微细的电线变得更加困难了。随着时间的推移，芯片制造商现在已经能够将晶体管和互连同步缩放到到最新的节点-7nm / 5nm上。但是，在每个节点上，复杂的互连方案在芯片延迟中所占的比例变得更大了。

“随着晶体管尺寸的缩小，连接金属线也必须在多层互连堆栈的整体高层架构中同步缩小，” Lam Research大学项目主管Nerissa Draeger解释说。“随着相继几代工艺的发展，这些本地局部互连已变得越来越狭窄，越来越接近，导致现在的铜互连面临着进一步扩展的巨大挑战。例如，进一步减小线宽或线的高度将大大增加线的电阻。”

这其中的许多问题都可以追溯到铜互连线的制造方式上。为此，芯片制造商在制造工厂中使用了所谓的铜双镶嵌工艺（双大马士革工艺）。该工艺由IBM在1990年代后期开发出来，在将近25年前，芯片制造商开始在220nm / 180nm上使用双镶嵌工艺，并从那时起随着工艺尺寸缩放这项该技术。

随着时间的推移，芯片制造商一步步将这项技术推进到更先进的节点上，并计划将其扩展到3nm。但是，在3nm以下，RC延迟问题可能会变得更加棘手，因此，业界可能需要一种新的解决方案。

找到下一代互连技术至关重要。互连技术需要与晶体管技术的创新齐头并进，对于芯片工艺尺寸的缩放至关重要。但是，如果业界无法开发出适用于2nm的下一代具有成本效益的互连方案，那么，今天一直进行的芯片缩放可能会停滞不前。

目前正在研发中的面向2nm及以下工艺节点的的各种新型互连技术包括：

混合金属化或预填充。这将不同的镶嵌工艺与新材料结合在一起，以实现更小的互连，从而实现更低的延迟。
半大马士革工艺。一种更彻底的方法，使用减成蚀刻，实现微小的互连。
超级通孔、石墨烯互连和其它技术。随着行业不断寻找铜的替代金属，这些都在研发阶段。

每一项建议的研发技术都面临各自的挑战。因此，芯片行业在双面下注，一方面寻求互连技术的突破，另一方面也在寻找替代方案来开发新的系统级设计。先进的封装就是替代方案之一，而且，无论芯片工艺尺寸的缩放进展地如何，它都有望持续受到业界的关注。
从铝到铜
在芯片制造过程中，晶体管是在晶圆厂的晶圆上制造的。该过程在晶圆厂的前端（FEOL）中进行。然后，在被称为后端（BEOL）的单独fab设施中形成互连层和MOL层。

直到1990年代，芯片中集成的都是基于铝材的互连。但是，到了1990年代后期，芯片工艺尺寸接近250nm时，铝开始无法承受更高的器件电流密度。

因此，到了1990年代后期，从220nm / 180nm节点处开始，芯片制造商从铝迁移到了铜。据IBM称，铜互连的电阻比铝低40%，这有助于提高芯片的性能。

1997年，IBM宣布了世界上第一个基于220nm技术的铜互连工艺。这种被称为双镶嵌的工艺成为在芯片中制造铜互连的标准方法，并且至今仍在使用。

最初，芯片只有六层互连。当时，据WikiChip称，180nm器件的金属间距为440nm至500nm。相比之下，到了5nm节点时，芯片由10至15层互连组成，金属间距为36nm。根据TEL的定义，金属间距是指互连线之间的最小中心距。

 

 

 图7：双大马士革工艺的制造过程； （a）通孔图案化； （b）通孔和沟槽图案化； （c）阻挡层沉积和铜种子层沉积； （d）电镀铜并通过化学机械抛光去除多余的铜； （e）覆盖层沉积。资料来源：维也纳工业大学/微电子研究所

在双大马士革工艺中，首先将低k值介电材料沉积在器件的表面上。基于碳掺杂的氧化物材料，使用低k膜将器件的一部分与另一部分绝缘。

下一步是在介电材料中图案化微小的通孔和沟槽。每一代节点的通孔/沟槽变得越来越小。因此，在当今的先进工艺芯片中，芯片制造商正在使用极紫外光刻（EUV）来对通孔进行图案化。

在未来的节点上，通孔将需要具有多重图案化能力的EUV。 “EUV多重图案化的挑战与ArFi（193nm浸没）实施过程中所遇到的挑战非常相似，” Brewer Science的高级技术专家Doug Guerrero说。“如果使用ArFi或EUV，则机器对机器的覆盖将变得至关重要。从材料的角度来看，多重图案化过程总是涉及到对平面化层的整合。平面化材料也称为间隙填充材料。必须以高纵横比填充并平坦化非常狭窄的沟槽。”

在该步骤之后，图案结构被蚀刻出来，形成通孔和沟槽。然后，使用物理气相沉积（PVD），将基于氮化钽（TaN）的薄阻隔材料沉积在沟槽内。然后，将钽（Ta）衬里材料沉积在TaN势垒上方。最后，使用电化学沉积（ECD）将通孔/沟槽结构填充铜。该过程在每一层重复多次，从而形成铜布线方案。

这个工艺一直有效，直到20nm时开始出现问题。那时，互连中的铜电阻率呈指数级增长，从而导致芯片延迟。因此，从22nm和/或16nm / 14nm开始，芯片制造商开始进行一些重大更改。在互连方面，许多人用钴代替了Ta作为衬里，这有助于降低互连中的电阻。

同样，在这些节点上，芯片制造商也从传统的平面晶体管转向了下一代finFET，后者以更低的功率提供了更高的性能。

然后，在10nm处，英特尔又采取了降低芯片电阻的措施。英特尔的10nm工艺具有13个金属层。英特尔的前两个本地互连层分别称为金属0（M0）和金属1（M1），其中钴是导电金属，而不是铜。其余层使用传统的铜金属。

其它芯片制造商在M0和M1层上依然使用铜材料。但是，到了10nm / 7nm时，在MOL中的微小触点上，所有芯片制造商都从钨材料转移到了钴材料，这也可以帮助降低线路电阻。 

如今，领军的芯片制造商已经将finFET和铜互连扩展到了5nm。可以肯定的是，业界对可以实现新的更快的系统的先进工艺芯片的需求将一直存在。

“毫无疑问，即使对于非技术市场，能够以比现在快10倍的速度进行计算不仅具有商业上的实用性，而且在竞争上也是必须的。”D2S首席执行官Aki Fujimura表示，“对更高计算能力的需求几乎没有尽头。”

不过，展望未来，仍有一些令人不安的迹象。缩小晶体管带来的好处在每一代新节点上越来越小，而且RC延迟问题始终阴魂不散。

IBM先进BEOL互连技术研究高级经理Griselda Bonilla表示：“在7nm和/或5nm节点上，铜互连将可能由氮化钽阻挡层和钴作为衬里。随着尺寸的缩小，线路电阻增高比例扩大，占总延迟的比例更高。电阻的增加受到多种因素的驱动，包括导体横截面的减少、高电阻率势垒和衬里层不随工艺缩放而减少而导致的铜体积百分比进一步降低，以及由于在表面和晶界处的有损电子散射而导致的电阻增加。 ”
迈向3nm及更小的工艺尺寸
不过，这并没有阻止半导体行业前进到下一个节点上。如今，领先的芯片制造商正在研发5nm、3nm / 2nm甚至更小工艺尺寸的产品。

三星计划在3nm工艺上采用下一代晶体管，即栅极环绕FET。台积电计划将finFET扩展到3nm，但将在2nm上转向栅极环绕FET。

当鳍片宽度达到5nm（等价于代工厂的3nm节点）时，FinFET接近其物理极限。栅极环绕FET具有比finFET更好的性能、更低的功耗和更低的泄漏电流，但制造起来更困难且成本更高。

根据Imec的说法，3nm时金属间距介于21nm-24nm之间。而在3nm处，芯片制造商将继续在现有材料上使用传统的铜双镶嵌工艺，这意味着RC延迟将仍然在芯片中造成问题。

“随着转向3nm节点，将看到采用多重图案化的EUV继续以小于25nm的关键间距进行BEOL缩放，” KLA工艺控制解决方案总监Andrew Cross说。 “这种持续的间距缩放将继续影响线路和通孔电阻，因为阻隔材料的厚度缩放比间距的缩放幅度要小。”

在研发领域，业界将继续探索各种新技术，以帮助解决3nm及更低工艺尺寸的这些问题及其它问题。“在大约24nm的金属间距上，预计将开始出现一些有利的设计和材料变化，” Onto Innovation战略产品营销高级总监Scott Hoover说。“这包括完全自对准的通孔、掩埋的电源轨、超级通孔集成方案以及更广泛地采用钌衬里。”

电源轨是在BEOL中开发的，它是一种精细纤巧的结构，旨在处理晶体管中的供电网络功能。 Imec正在开发下一代埋入式电源轨（BPR）技术。在FEOL中开发的BPR埋在晶体管中，以帮助释放互连的路由资源。

另外，业界还一直在探索在互连件的衬里中使用钌材料。IBM的Bonilla说：“钌以改善的铜润湿性和填充间隙而闻名。但是，尽管钌具有优异的铜润湿性，它还具有一些其它的缺点，例如电迁移寿命短和化学机械抛光等单元工艺难题。这限制了钌衬里在半导体行业的使用。”

即将出现其它新的、更有希望的互连解决方案，但可能要等到2023/2024年芯片制造工艺尺寸达到2nm时才会出现。根据Imec的路线图，半导体行业可以从当今的双大马士革工艺过渡到2nm的称为混合金属化的下一代技术。将来将采用半大马士革和其它方案。

 

 图8：晶体管路线图（上图）和互连技术（下图）。资料来源：Imec

所有这些都取决于几个因素，即开发新工艺、材料和工具的能力，当然，成本也很关键。

“没有人认为当前的方案可以延续很多代。” Lam Research计算产品副总裁David Fried表示：“现在的扩展是通过逐步改进和大量工作来完成的。未来将有更重大的变化，预计将在不断发展的改进中源源不断地引入。显然，可靠性为缩小层间介电常数k设置了一些主要障碍，但随着技术的进步，这个障碍一直在继续降低。随着填充材料的变化，对衬里的要求也将发生变化。与这些材料相关的工艺将在不同的集成方案（如双大马士革、单大马士革、完全自对准的集成，甚至是减成金属化）上呈现出相应的优势和劣势。经过几代之后，BEOL的外观可能会与今天完全不同，希望，这种更改是所有这些要素协同增量更改的结果。”

 尽管如此，对于间隔最紧密的层，今天的铜双大马士革工艺仍将继续扩展到一定程度。 “双重大马士革一直是个问题。不过，只要间距超过26nm或24nm，这仍然几乎是铜和钴的领域。临界点是当的间距低于20nm时。在20nm间距以下，存在许多隐患。不仅仅是电阻的问题，还涉及可靠性问题，尤其是对于铜更是如此。”

因此，大致在2nm节点所对应的间距上，业界希望迁移到称为混合金属化的技术上。有人称其为预填充过程。该技术可能会应用在间距最紧密的层中，但不太关键的层间将继续使用传统的铜工艺。

在基本的混合金属化工艺中，将介电材料沉积在衬底上。然后，使用传统的大马士革工艺形成微小的铜通孔和沟槽。然后，继续重复该过程并形成微小的通孔和沟槽。

但是，混合金属化并没有采用双大马士革工艺，“使用的是选择性沉积通孔金属。” Tokei解释说。“钼、钌或钨是可以用来填充微小通孔的金属。最后，完成了常规的铜金属化，可以将其视为单大马士革工艺铜金属化。”

在半导体领域，单大马士革工艺并不是一个新工艺。 “双大马士革工艺比单大马士革工艺更智能，更具成本效益。随着工艺尺寸的降低，双大马士革工艺的挑战在于要在更高和更狭窄的线路和通孔组合开口中实现无缺陷的铜金属化。” IBM研究团队的主要成员Takeshi Nogami说。 “单大马士革工艺可以使这两种图案分别进行金属化，使其更容易缩小宽度和间距尺寸，并提高线宽比，以减缓电阻的上升。”

总而言之，混合金属化在互连中使用两种不同的金属。 Imec的Tokei说：“对于2nm而言，这是很有意义的。与双大马士革工艺相比，通孔电阻更低。可靠性将会提高，同时，可以保持线路中铜的低电阻率。”

 但是，混合金属化存在一些障碍。有几种不同且困难的沉积技术可以实现间隙填充过程。 M.H.说：“挑战在于如何在不损失选择性的情况下实现良好的通孔填充均匀性。”台积电（TSMC）研究员Lee在IEDM上发表论文指出，“此外，通孔侧壁是无障碍的，通孔材料与底层金属之间的潜在相互作用可能会导致可靠性问题。”

什么是半大马士革？
如果业界可以解决这些问题，则可以在2nm节点时插入混合金属化层。但是，如果要继续降低芯片尺寸，业界可能需要适用于2nm以下的另一种解决方案。

面向2nm以下的下一步解决方案就是许多人所说的半大马士革工艺，这是一种针对最紧密的金属间距的一种更彻底的技术。半导体行业之所以正在研究半大马士革工艺，有以下多种原因。

TEL技术团队高级成员Robert Clark说：“在双大马士革工艺的结构中，线路的数量是铜晶粒生长的限制因素。相反，如果金属线是通过沉积金属层形成的，可以退火，然后通过蚀刻形成金属线，那么晶粒尺寸就可以增加。但对于铜来说，这种工艺很难实现。在这种工艺中，像钌这样的金属更容易处理，因此它有可能使人们所说的半大马士革工艺成为可能。”

半大马士革工艺的应用起点是20nm以下的间距。“目标是将半大马士革工艺推进到18nm间距以下，从工艺节点的发展路线来看，18nm间距大概是从现在起四五年后。” Imec的Tokei说。“对于一个用于铜金属化和双大马士革工艺的逻辑芯片晶圆厂来说，半大马士革工艺是破坏性的。混合金属化可以自然地融入晶圆厂的工艺流程，但是需要一些用于预填充本身的新功能。对于其余部分，可以重用晶圆厂中的所有东西。”

半大马士革需要使用新工具的不同工艺流程。简而言之，半大马士革可实现带有气隙的微小通孔，从而减少了芯片中的RC延迟。

该技术依赖于使用减成蚀刻工艺的金属图案化。减成蚀刻不是新技术，用于较旧的铝互连工艺。但是，要在2nm以下实施该技术存在一些挑战。

“半大马士革工艺始于对通孔进行图案化并将其蚀刻到介电膜中。然后，用金属填充通孔并对其进行过填充，这意味着金属沉积将继续进行，直到在电介质上方形成一层金属为止。然后对金属进行掩膜和蚀刻，以形成金属线。” Tokei在最近的博客中说。

在实验室中，Imec设计了一种基于64位Arm CPU架构的12金属层器件。该器件具有两层使用钌材料的金属互连，金属线之间形成气隙。

Tokei说：“气隙显示了将性能提高10%的潜力，同时将功耗降低了5%以上。使用长宽比高的导线可以将供电网络中的IR压降降低10%，以提高可靠性。”

但是，半大马士革离实用还远未准备就绪。 Tokei在最近的一篇论文中说：“半大马士革方案存在许多潜在的问题，例如对准、金属蚀刻、LER、泄漏、芯片封装相互作用、密封环兼容性、等离子体破坏和可布线性。”

结论
其它互连技术也在研发中，例如超级通孔、金属-石墨烯混合互连以及铜的替代品。

但是可以肯定的是，由于下一代技术面临若干挑战，因此业界宁愿尽可能延长铜双大马士革工艺的寿命。

到了某个时候，半导体行业可能必须使用下一代互连技术。芯片制造商可能会找到解决方案。 但是，如果找不到，那么传统的芯片尺寸缩减可能就束手无策了，这将迫使业界寻找替代解决方案来实现更加先进的芯片。

这种情况已经发生了。业界对先进封装的呼声越来越高，这是一种替代方案，可以开发先进的系统级设计，并可能进行更多定制。

 不过，到目前为止，半导体行业正在同时研究传统的芯片缩放方法以及先进封装，以开发新的系统级设计。至少在可预见的将来，这两种方法都是可行的。