15.verilog可综合语句设计综述

Posted 2022-03-21 fpga&matlab

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        Verilog HDL主要用于数字电路设计的描述，因此缩写的程序需要是可综合的语句。而Verilog HDL语法中有大量的仿真验证语句，这些都属于仿真测试时使用，不能被综合成电路。所以在实际设计电路系统时，需要注意区分可综合语句与testbench的区别。

       下面对可综合的语句和不可综合的 语句进行总结整理：

1.可综合关键词总结：

端口信号	inout，input，output

参数

parameter

模块	module，endmodule