13.Verilog的门级建模延迟建模

Posted 2022-03-14 fpga&matlab

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1.门级建模

门级建模，是使用基本的逻辑单元，如and(与门），nand(与非门），or(或门），nor(或非门），xor(异或门) ，xnor(同或门)等关键词实现多种逻辑功能。目前，对于一些赋值算法的设计过程中，通常采用verilog行为级建模来描述算法，其效率远优于门级建模。但是门级建模在一些低级抽象层次的设计还有着一些应用。这里我们通过例子来了解下门级建模的基本方式：

`timescale 1ns / 1ps



 
module count(
    input       i_din1,
    input       i_din2,
    output   o_dout1, o_dout2, o_dout3, o_dout4
    ) ;
   
   and  u1(o_dout1,  i_din1, i_din2);
   or   u2(o_dout2,  i_din1, i_din2);
   nand  u3(o_dout3,  i_din1, i