11.Verilog中如何避免Latch

Posted 2022-03-04 fpga&matlab

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       Latch就是锁存器，是电平触发的存储单元，数据存储的动作取决于输入时钟信号的电平值。仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。
      Latch 的主要危害包括如下几个方面：
      1对毛刺敏感，不能异步复位，所以上电以后处于不确定的状态；
      2Latch会使静态时序分析变得非常复杂；

下面对几种常见的出现Latch的情况进行举例说明：

第一种情况：

不完整的if-else语句导致latch，举例：

module count(
    input [3:0]      i_din,
    input             i_en ,
    output reg[3:0]  o_dout) ;
   
    always @(*) begin
        if (i_en)
         o_dout = i_din ;
    end

endmodule

其对应的testbench如下ÿ