PCI总线原理

Posted 2022-02-26 kerneler_

PCI即 Peripheral Component Interconnect，中文意思是“ 外围器件互联”，是由PCISIG (PCI Special Interest Group)推出的一种局部并行总线标准。在现在电子设备中应用非常广泛，下面我详细介绍下PCI总线的工作原理，希望对大家有所帮助。 

 

  

PCI总线的过去现在和未来    

　　PCI总线是由ISA(Industy Standard Architecture)总线发展而来的。

　　ISA并行总线有8位和16位两种模式，时钟频率为8MHz，总线带宽为：8bit*8MHz=64Mbps=8MB/s 或 16bit*8MHz= 128Mbps =16MB/s。在计算机出现初期的386/486时代，ISA总线的带宽已经算是很宽的了，满足CPU的需求可以说是绰绰有余了。

　　1987年，IBM公司推出32位MAC(MicroChannel Architecture)总线，总线带宽达到40MB/s，迫于IBM的压力，Compaq、AST、Epson、HP、Olivetti和NEL等9家公司联合于1988年9月推出EISA(Extended ISA)总线，EISA总线仍然保持ISA总线的8MHz时钟频率，但将总线位宽提高到32位，总线带宽为：32bit*8MHz=256Mbps =  32MB/s，并且与ISA总线完全兼容。    　　

　　随着计算机技术的继续发展，CPU的处理速度越来越快，EISA总线的32MB/s带宽已经满足不了CPU的需求，CPU外围总线带宽已经成为制约计算机处理能力继续提高的瓶颈。1991年下半年，Intel公司首选提出PCI总线的概念，并与IBM、Compaq、AST、HP、DEC等100多家公司成立PCISIG组织，联合推出PCI总线。       

　　PCI总线支持32位和64位两种位宽，时钟频率为33MHz，总线带宽：32bit*33MHz= 1056Mbps =132MB/s 或64bit*33MHz=2112Mbps=264MB/s。   

　　随着PCI总线的发展，PCI总线又发展到PCI-X时代，与PCI总线相比，PCI –X总线的位宽未改变，而是将时钟频率进行了提高。   

　　PCI-X 1.0的时钟频率有66MHZ/100MHz/ 133MHz，总线带宽分别为：264MB/s, 400MB/s和532MB/s(32位)，528MB/s, 800MB/s和1064MB/s(64位)；   

　　PCI-X 2.0的时钟频率有266MHz/533MHz/1066MHz，总线带宽分别为：1064MB/s, 2132MB/s和4264MB/s(32位)，2128MB/s, 4264MB/s和8512MB/s(64位)，PCI-X与PCI总线在硬件结构上完全兼容。   

　　与PCI总线相比，PCI-X除掉在时钟频率高外，还在传输协议上进行了改进，PCI-X采用了“寄存器到寄存器”的新协议，在新协议模式下，发送方发出的数据信号会被预先送入一个专门的寄存器内，并在寄存器中保存一个时钟周期，接收端只要在这个周期内做出响应，取走数据即可。而PCI协议中却没有这个缓冲，数据发出去后，如果对方因某种原因没能及时接收，数据将会被丢弃。   

　　如今，PCI总线已经发展到PCI-Express时代，这是一个串行高速总线，也是由PCISIG推出，分为X1,X2,X4,X8,X12,X16和X32七种模式，X1模式有2对差分线，1对收1对发，X2模式有4对差分线，2对收2对发，其它类推。PCI-E 1.0的速率为2.5Gbps，PCI-E 2.0的速率为5.0Gbps，PCIE 3.0的速率可达8.0Gbps。PCIE正在替代着PCI/PCI-X的角色，相信在不久的将来，PCI/PCI-X总线就如同ISA/EISA总线一样，进入历史的博物馆。PCI总线的发展图如下所示。     

　　    

 

PCI总线结构       

　　PCI总线是一种树型结构，并且独立于CPU总线，可以和CPU总线并行操作。PCI总线上可以挂接PCI设备和PCI桥片，PCI总线上只允许有一个PCI主设备，其他的均为PCI 从设备，而且读写操作只能在主从设备之间进行，从设备之间的数据交换需要通过主设备中转。PCI总线结构如下图所示。

　　

    

 

PCI总线管脚功能     

　　PCI主设备最少需要49根线，从设备最少需要47根线，剩下的线可选。在介绍PCI管脚功能前，先来说明下PCI管脚信号的类型。      

　　in：输入信号；     

　　out：输出信号；     

　　t/s：双向三态信号(Tri-state)，无效时为高组态；     

　　s/t/s：持续三态信号(Sustained Tri-state)，每次由且只由一个单元拥有并驱动的低有效、双向、三态信号。驱动一个s/t/s信号到低的单元在释放该信号浮空之前必须要将它驱动到高电平至少一个周期。这个特点很重要，在后面我们分析PCI信号质量案例的时候会用到；    

　　o/d：漏极开路输出(Open Drain)；    

　　#：此符号代表该信号在低电平时有效。  

 

　　PCI总线引脚图如下所示。   

　　

 

　　实际使用中需要上拉的信号有：FRAME#, TRDY#, IRDY#, DEVSEL#, STOP#, PERR#, SERR#, LOCK#, REQ64#, ACK64#, REQ#, GNT#, AD[63:32], C/BE[7:4], PAR64等，上拉电阻一般为10kohm，未使用的PCI管脚也要处理，避免悬空。不需要上拉的信号有AD[31:0], C/BE[3:0], PAR, IDSEL, CLK。    

 

1).系统引脚        

　　CLK：in，系统时钟，为所有PCI上的传输及总线仲裁提供时序。除RST#外，所有PCI信号都在CLK信号的上升沿采样。        

　　RST#：in，异步复位信号。    

 

2).地址及数据引脚        

　　AD[31:0]：t/s，地址数据复用引脚。FRAME#开始变为有效的那个时钟周期内AD[31:0]上传输的是地址。对于配置空间和存储空间，这是一个双字节地址，对于I/O空间，这个一个单字节地址。传输数据时，AD[7:0]为最低字节数据。        

　　C/BE[3:0]#：t/s，总线命令和字节允许复用引脚。在AD[31:0]上传输地址的时候，C[3:0]上传输的是总线命令，AD[31:0]上传输数据的时候，BE[3:0]#用作字节允许，表示哪些通道上的数据是有效的。BE0#对应最低字节。        

　　PAR：t/s，AD[31:0]和C/BE[3:0]#上的数据偶效验。PAR与AD[31:0]有相同的时序，但延迟一个时钟，在地址段后一个时钟，PAR稳定并有效；对于数据段，在写传输中，PAR在IRDT#有效一个时钟稳定并有效，而在读传输中，PAR在TRDY#有效后一个时钟周期稳定并有效。一旦PAR有效，它必须保持有效直到当前数据段完成后一个时钟。在地址段和写数据段，主PCI设备驱动PAR，在读数据段，目标从PCI 设备驱动PAR。   

 

3).接口控制引脚       

　　FRAME#：s/t/s，帧开始信号。由当前总线主设备驱动，以说明一个操作的开始和延续。FRAME#有效，说明总线开始传输，当FRAME#维持有效时，说明总线传输继续进行，当FRAME#无效时，说明传送的最后一个字节正在进行。       

　　IRDY#：s/t/s，启动者准备好信号(Initiator Ready)。说明传输的启动者完成当前数据传输的能力。在读操作中，IRDY#有效说明总线主设备已准备好接收收据。在写操作中，它说明AD[3:0]上已有有效数据。在IRDY#和TRDY#都有效的时钟周期完成数据传输。在IRDY#和TRDY#都有效之前，需要插入等待状态。        

　　TRDY#：s/t/s，目标设备准备就绪(Target Ready)。说明传输的目标设备完成当前的数据传输能力。在写操作中，TRDY#有效说明目标设备已经准备好接收数据。在读操作中，它说明AD[31:0]上已有有效数据。      　　

　　STOP#：s/t/s，停止信号。说明当前的目标设备要求总线主设备停止当前传输。       　　

　　LOCK#：s/t/s，锁定信号。        　　

　　IDSEL：in，初始化设备选择(Initialization Device Select)。在配置空间读写操作中，用作片选。        

　　DEVSEL#：s/t/s，设备选择。当驱动有效时，说明驱动它的设备已将其地址解码为当前操作的目标设备。   

 

4).仲裁引脚       

　　REQ#：t/s，申请。向仲裁器说明该单元想使用总线。这是一个点对点的信号，每个总线主设备都有自己的REQ#。     

　　GNT#：t/s，允许。仲裁器向申请单元说明其对总线的操作已被允许。这是一个点对点信号，每个总线主设备都有自己的GNT#。   

 

5).错误反馈引脚       

　　PERR#：s/t/s，奇偶校验错误(Parity Error)。该引脚用于反馈在除特殊周期外的其他传送过程中的数据奇偶校验错误。PERR#维持三态，在检测到奇偶校验错误后，在数据结束后两个时钟周期，由接收数据的单元驱动PERR#有效。并至少持续一个时钟周期。只有发出DEVSEL#的单元才能发出PERR#。      

　　SERR#：o/d，系统错误(System Error)。用于反馈地址奇偶校验错误、特殊周期命令中的数据奇偶校验错误和将引起重大事故的其他灾难性的系统错误。  

 

6).中断引脚     

　　INTA#, INTB#, INTC#, INTD#：o/d，中断输出。  

 

7).高速缓存支持引脚  

　　一个能高速缓存的PCI存储器必须利用这两条高速缓存支持引脚作为输入，以支持写通(write-through)和回写(write-back)。如果可高速缓存的存储器是位于PCI上，则连接回写高速缓存到PCI的桥路必须利用这两条引脚，且作为输出。连接写通高速缓存的桥路可以只使用一条引脚SDONE。      

　　SBO#：in/out，监视补偿。当其有效时，说明对某条变化线的一次命中。当SBO#无效而SDONE有效时，说明了一次“干净”的监视结果。      

　　SDONE： in/out，监视进行。表明对当前操作的监视状态。当其无效时，说明监视结果仍未定。当有效时，说明监视已有结果。      

 

8).64位总线扩充引脚       

　　AD[63:32]：t/s，地址数据复用引脚提供32个附加位。在一个地址段，传送64位地址的高32位。在数据段，传送64位中的高32位。   

　　C/BE[7:4]#：t/s，总线命令和字节允许复用引脚。       

　　REQ64#：s/t/s，请求64位传输。当其被当前总线主设备有效驱动时，说明总线主设备想作64位传输。       

　　ACK#：s/t/s，应答64位传送。在当前操作所寻址的目标设备有效驱动该信号时，说明目标设备能够进行64位传输，ACK#和DEVSEL#有相同的时序。       

　　PAR64：t/s，高双字偶校验。中国通信人博客&t#_$@+w-l Y*E

 

 

PCI总线的典型接法   

　　下图为PCI总线的典型接法。    

　　

 

 

 

 

PCI总线上IDSEL管脚的处理方式  

　　主PCI桥片的IDSEL管脚一般通过电阻下拉到地，从PCI设备的IDSEL 管脚和AD[11:31]相连，每个PCI从设备连接其中的一根，且不能重复。如下图所示。     

　　

 

 

 

PCI信号的驱动方式      

　　PCI信号为半波驱动方式，为了更好的说明什么是半波驱动方式，下面我用一个仿真实例来说明。下图为仿真链路。

 

　　

 

　　仿真出来的波形如下图所示。(示意图)    

　　

  

　　从上图可以看出，PCI_OUT_3.3V输出先是以大约2.3V的半幅度来驱动总线，经过大约2ns延迟后，信号到达接收端，接收端阻抗不匹配，将信号反射回始端，反射信号经过2ns的延迟后到达始端，驱动信号与反射信号在始端出现叠加，使PCI_OUT_3.3V在大约4ns的位置达到全幅度3.3V。之后经过短暂振荡后趋于平衡。由于大多数PCI器件片内都内置了限幅器件，所以PCI信号在不在始端添加串行匹配电阻都可以使PCI信号很快平稳。只是加串阻后，信号幅度更低，使PCI器件的使用寿命更长。   

 

 

PCI仲裁器工作原理  

　　假设PCI仲裁器上接三个PCI设备，如下图所示。

　　

 

　　假定PCI1,PCI2,PCI3三个设备的优先级相同，上电后，PCI总线仲裁器会将PCI1设备的GNT1信号驱动为低电平(有效)。即PCI1占用PCI总线。如果此时PCI1上没有数据传输，但PCI2上有数据要传输，PCI2设备就会驱动REQ2为低电平来向仲裁器发出PCI总线使用请求。仲裁器在时钟的上升沿采样到REQ2信号，在下一个时钟沿，PCI2将FRAME和IRDY驱动为低电平(FRAME和IRDY是所有PCI设备共用的)，仲裁器在时钟的上升沿采样到这两个信号后，就将GNT2驱动为低电平，应答PCI2的请求，这样，PCI2就拥有了PCI总线的使用权。   

　　这里有一个问题，为什么PCI总线仲裁器不在采样到REQ2信号有效后立即将GNT2置低，将PCI总线的使用权交给PCI2设备，而是要等到PCI2设备的FRAME和IRDY信号有效后才执行呢？   

　　这主要是仲裁器避免某些PCI设备申请总线使用权而实际上不使用，所以要等到FRAME和IRDY信号有效后(表示数据传输准备就绪)才授权使用总线。如果仲裁器在采样到REQ2有效后，一直没有采样到FRAME和IRDY信号有效，仲裁器会不会一直等待下去呢？答案是不会，仲裁器内部有一个定时器，等到定时器超时后，仲裁器就不再等了。   

　　仲裁规则：优先级高设备抢占优先级低设备资源   

　　假设三个PCI设备的优先级顺序为：PCI3>PCI2>PCI1。

　　某个时刻，PCI1正在使用PCI总线传输数据，如果此时PCI2想要使用PCI总线，于是将REQ2驱动为低，向PCI总线仲裁器申请PCI总线的使用权，此时REQ1和REQ2都处于有效状态，虽然PCI2的优先级高于PCI1，但是总线仲裁器不会马上响应PCI2的请求。而是等待PCI1完成一次操作(注意：是一次操作，不是全部)后，PCI1将FRAME和IRDY总线驱动为高(每完成一次操作都需要进行此操作的)。

　　PCI2探测到PCI总线空闲后，将FRAME和IRDY信号驱动为低。总线仲裁器采样到这两个信号有效后，将GNT1驱动为高，同时将GNT2驱动为低，将总线的使用权转交给PCI2。

　　此时，如果PCI1完成了全部传输，会将REQ1驱动为高。   

　　如果PCI1还有数据等待传输，那么它会将REQ1一直保持为低电平，一直进行总线申请。一直等待到PCI2完成所有操作后，还会将PCI总线的使用权释放给PCI1。     

 

 

PCI操作类型   

　　前面已经说过了，在FRAME信号有效后的第一时钟周期，AD[31:0]总线上传输的是目标PCI器件的地址，C/BE[3:0]上传输的操作命令类型。如下图所示。     

　　

 

 

PCI总线的读写时序   

　　PCI总线写时序如下图所示。　

 

　　        

　　如上图所示，在FRAME#有效后的第一个时钟周期内，AD上传输的是要写入目标PCI设备的地址信息，C/BE#上传输的是命令类型(I/O写命令为0011)，DEVSEL#信号有效后，表明目标PCI设备已经被选择到，IRDY#和TRDY#同时有效后，主PCI设备向目标PCI设备中传输要写入的数据，在第5个时钟周期时，IRDY#和TRDY#同时变为无效状态，AD总线上被插入一个等待周期，第6和第7个时钟周期时，IRDY#有效，但是TRDY#无效，传输仍然不能有效进行，总线上被继续插入两个等待周期，第8个时钟周期时，IRDY#和TRDY#都有效，数据传输继续。

   

　　PCI总线的读时序如下图所示。   

　　  

　　读操作同写操作类似，只是在FRAME#有效后的第一个时钟周期内，C/BE#上传输的是读操作命令而已(I/O读操作命令为0010)。    

 

 

PCI设备的配置空间  

　　所有除主桥之外的设备功能，必须实现配置地址空间，目前有三种类型的首部格式：首部类型0，用于全部除PCI桥之外的设备；首部类型1，用于PCI-PCI桥；首部类型2，用于Card Bus桥。

　　每个PCI设备的配置空间大小为256字节，用来存放PCI配置文件，其中文件头标识区占64字节，下图为Type0类型首部。

　　  

　　1).厂家ID(Vender ID)：用来区别每个PCI设备生产商，由PCI-SIG组织分配，0xFFFF表示无效。

　　2).设备ID：用来标识设备类型。

　　3).命令寄存器：为发出PCI和响应PCI总线命令提供粗略控制。

　　4).状态寄存器：用于记录PCI总线的事件状态信息。

　　5).版本标识：标识PCI设备的版本。

　　6).分类代码：用来表示PCI设备的功能分类和特定的编程接口，为只读存储器。

　　7).Cache行大小：指定系统中高速缓存cache一行的长度，以Dword为单位，可读写。

　　8).持有定时器：指定PCI总线主设备的延时计时值，以PCI总线的时钟为单位。

　　9).配置类型：表示头标区类型，以及是否为多功能设备。

　　10).自测能力BIST：Built-In self test，支持自测的PCI设备为1，不支持的为0。

　　11).基地址0~5：实现PCI设备所有使用地址空间的再定位。

　　12).扩展ROM基地址：表示ROM再内存中的起始地址，执行其中代码完成PCI初始化。

　　13).中断线： 报告PCI设备与系统中断连接情况。

　　14).中断引脚：表示PCI设备使用了哪些中断引脚。

　　15).最短获准时间：指定PCI设备对延时计数器的设定值。

　　16).最大等待时间：指定PCI设备对延时计数器的设定值。    

 

 

PCI总线小案例   

问题描述：      

　　在测试PCI总线的TRDY信号时，发现该信号从低电平拉升到高电平时太缓慢，如下图所示。   

 

　　

 

问题分析：       

　　TRDY是s/t/s信号，在前面已经讲过了，s/t/s信号有如下特点：       

　　1).在某一个时刻只能由一个设备驱动；       

　　2).在释放之前必须将该信号驱动到高电平，并且至少保持一个时钟周期；       

　　3).其它设备必须等到该信号释放至少一个时钟周期后才能重新驱动它。       

　　4).该信号必须进行外部上拉处理。   

　　经过分析该PCI总线的逻辑代码得知，该逻辑在处理s/t/s 信号时没有完全按照规范要去来做，在将TRDY信号置为低电平有效后直接释放到高阻态，没有将它驱动到高电平后再释放，因此，TRDY在低电平位置被释放到高阻态后，完全依靠外部的上拉电阻将其拉到高电平位置，由于外部上拉比较弱，导致我们上面见到的TRDY电平上升缓慢现象。修改逻辑代码后，问题消失。