4、试写出4选1多路选择器的VHDL描述，假设选择控制信号为S1、S0，输入信号为d3,d2,d1,d0，输出信号为y。

Posted 2023-04-11

参考技术A ENTITY mux4 IS
PORT( d3,d2,d1,d0: IN bit;

s1,s0: IN bit;

y: OUT bit);

END mux4;
ARCHITECTURE one OF mux4 IS
BEGIN
PROCESS(d3,d2,d1,d0,s1,s0)

BEGIN

CASE s1&s0 IS

WHEN "11" => y <= d3;

WHEN "10" => y <= d2;

WHEN "01" => y <= d1;

WHEN "00" => y <= d0;

END CASE;

END PROCESS;

END one;本回答被提问者采纳

FPGA实验--模拟一个四选一多路选择器 求修改quartus II 自动生成testbench模板？

本人FPGA小白，求大神指导如何quartus II 自动生成testbench模板。或者推荐一下教学视频也可以。谢谢了。
FPGA实验--模拟一个四选一选择器
在创建好工程之后，新建了一个VHDL文件，写好了四选一选择器的代码。保存编译，启动测试台模板编写器，创建好了模板，但是不知道怎么修改模板。
请问大神能讲一下怎么修改这个模板，使模拟后能够出现想要的四选一的结果吗？
看了网上的帖子，说是要给信号初始化，但是不知道要给谁初始化，怎么初始化。

LIBRARY ieee;
USE ieee.std_logic_1164.all; 程序库和程序调用包使用

ENTITY shiyan_vhd_tst IS 电路模块端口说明和定义
END shiyan_vhd_tst;
ARCHITECTURE shiyan_arch OF shiyan_vhd_tst IS
-- constants
-- signals
SIGNAL a : STD_LOGIC;
SIGNAL b : STD_LOGIC;
SIGNAL c : STD_LOGIC;
SIGNAL d : STD_LOGIC;
SIGNAL s0 : STD_LOGIC;
SIGNAL s1 : STD_LOGIC;
SIGNAL y : STD_LOGIC;
COMPONENT shiyan
PORT (
a : IN STD_LOGIC;
b : IN STD_LOGIC;
c : IN STD_LOGIC;
d : IN STD_LOGIC;
s0 : IN STD_LOGIC;
s1 : IN STD_LOGIC;
y : OUT STD_LOGIC
);
END COMPONENT;
BEGIN
i1 : shiyan
PORT MAP (
-- list connections between master ports and signals
a => a,
b => b,
c => c,
d => d,
s0 => s0,
s1 => s1,
y => y
);
init : PROCESS
-- variable declarations
BEGIN
-- code that executes only once
WAIT;
END PROCESS init;
always : PROCESS
-- optional sensitivity list
-- ( )
-- variable declarations
BEGIN
-- code executes for every event on sensitivity list
WAIT;
END PROCESS always;
END shiyan_arch;

参考技术A 写激励，在这说太麻烦追问

请问你知道怎么写吗？
或者能推荐几篇教学的帖子吗？

追答

这个太多了，你是verilog？

追问

是的