在Quartus中如何原理图(.bdf文件）可以直接转化为Verilog语言文件（.v文件）

Posted 2023-03-28

在Quartus中如何原理图(.bdf文件）可以直接转化为Verilog语言文件（.v文件），但打开文件后发现只有一些端口声明和模块定义，没有对内部逻辑的描述，请问这是因为我没有购买altera公司的ip核吗，还是什么原因

参考技术A 可以的，选择File/Create Update/Create HDL file for Current file，选择Verilog HDL，Ok

quartus如何将原理图转成verilog格式

是不是
file----create/update----create hdl design file for current files 那里？

是的，转换的时候注意先选中工程视图里面对应的工程文件，原理图该定义为输入输出的管脚都要定义好。 参考技术A 是的，按照问题的步骤，可以把bdf图形文件转换成HDL语言格式的。