verilog波形仿真

Posted 2023-03-26

module HEI(CLK,C0,MD,D,QB,CN);
output CN;output [7:0]QB;
input CLK,C0;
input [7:0]D;input [2:0]MD;
reg[7:0] REG; reg CY;
always@(posedge CLK) begin
case (MD)
1:begin REG[0]<=C0;REG[7:1]<=REG[6:0];CY<=REG[7];end
2:begin REG[0]<=REG[7];REG[7:1]<=REG[6:0];end
3:begin REG[7]<=REG[0];REG[6:0]<=REG[7:1];end
4:begin REG[7]<=C0;REG[6:0]<=REG[7:1];CY<=REG[0];end
5:begin REG<=D;end
default :begin REG<=REG;CY<=CY;end
endcase end
assign QB=REG ;assign CN=CY;
endmodule

verilog求助，请帮我运行出它的仿真波形，verilog菜鸟一枚，真心希望得到诸位高手的帮助，若能成为学习上的朋友，是我的极大的荣幸，谢谢啦~

用quartus ii 上不是就可以简单的仿真一下么 新建一个波形文件然后添加信号设定波形再仿真就可以了。 参考技术A 下个modelsim（一般是破解版的）安装，然后，到网上找些modelsim的教程，自己摸索，摸索不出来再到网上问。

verilog仿真时，部分reg变量消失

大家好，我在用Quartus仿真时，为什么有的变量用reg声明了，但是在仿真时，却不能仿真该变量，变量不能找到，有的可以找到，感觉像是变量被软件优化了。

没错,在综合过程中一些变量是会被优化的.

一种常用的调试手段,是将这些内部变量变成输出.带来的麻烦是,module模块需要需要增加输出,尤其是多级调用模块时,会显得比较麻烦.

其实如果你需要一般的仿真,只需要用ModelSim就行了,任何内部的变量都可以观察到波形;ModelSim仿真需要自己编写testbench和测试波形,也就是说testbench模块不能有任何的输入,信号完全内部产生. 参考技术A 虽然你定义了REG，但是如果是组合逻辑是不会综合成寄存器的。而是WIRE类型，所以该变量找不到
希望能帮助到你，
Timothy