verilog “RTL仿真”是啥意思？

Posted 2023-03-20

RTL在电子科学中指的是寄存器转换级电路（Register Transfer Level）的缩写，也叫暂存器转移层次。

在EDA设计中RTL表示 寄存器传输级

寄存器传输级

在集成电路设计中， register-transfer level（RTL）是用于描述同步数字电路操作的抽象级。

在RTL级，IC是由一组寄存器以及寄存器之间的逻辑操作构成。之所以如此，是因为绝大多数的电路可以被看成由寄存器来存储二进制数据、由寄存器之间的逻辑操作来完成数据的处理，数据处理的流程由时序状态机来控制，这些处理和控制可以用硬件描述语言来描述。

RTL级和门级简单的区别在于，RTL是用硬件描述语言（Verilog 或VHDL）描述理想达到的功能，门级则是用具体的逻辑单元（依赖厂家的库）来实现你的功能，门级最终可以在半导体厂加工成实际的硬件，一句话，RTL和门级是设计实现上的不同阶段，RTL经过逻辑综合后，就得到门级。

RTL描述是可以表示为一个有限状态机,或是一个可以在一个预定的时钟周期边界上进行寄存器传输的更一般的时序状态机,通常VHDL/verilog两种语言进行描述。

RTL电路是最早研制成功的一种有实用价值的集成电路。有N 个门的输入端并接在DCTL电路输出端，因为DCTL电路输出端门的晶体管基极导通电压，电流曲线并不能完全一致，并联在一起，输入电流易出现分配不均匀的现象。输入电流小的负载门可能得不到足够的基极驱动电流，达不到饱和，从而输出端可能从应有的“0”态改变到“1”状态，使系统出现差错。负载输入端并接越多，产生电流分配不匀的可能性越大。这种现象叫作“抢电流”。

RTL基本逻辑电路

RTL电路是每一输入级基极串接一个电阻,旨在得到改善和补偿，使基极输入电流 Ib对基极-发射极V公式 符号-Ib特性的依赖性小一些。根据 Rb的阻值即可确定RTL电路的最大负载门数。

RTL电路结构简单，元件少。RTL电路的严重缺点是基极回路有电阻存在，从而限制了电路的开关速度，抗干扰性能也差,使用时负载又不能过多。RTL电路是一种饱和型电路，只适用于低速线路，实际上已被淘汰。为了改善RTL逻辑电路的开关速度,在基极电阻上再并接一个电容，就构成了电阻-电容-晶体管逻辑电路（RCTL）。有了电容，不仅可以加快开关速度，而且还可以加大基极电阻，从而减小电路功耗。但是，大数值电阻和电容在集成电路制造工艺上要占去较大的芯片面积，而且取得同样容差值的设计也比较困难。因此，RCTL电路实际上也没有得到发展。

参考技术A RTL，其实就是指你写的程序代码。所以RTL仿真，就是程序仿真的意思，一般指综合前的逻辑仿真，也就是不加入电路时延的仿真。本回答被提问者和网友采纳 参考技术B RTL描述是可以表示为一个有限状态机
或是一个可以在一个预定的时钟周期边界上进行寄存器传输的更一般的时序状态机

RTL, Register-Transfer-Leve.
Dataflow models of combinational logic describe concurrent operations on signals ,usually in asynchronous machine ,where computations are initiated at the active edges of a clock and are completed in time to be stored in a register at the next active edge. Dataflow models of synchronous machines are also referred to as RTL models, because they describe register activity in a synchronous machine. RTL models are written for a specific architecture ---that is ,the registers,datapaths,machine operations and their schedule a known a prior.
--------from "Advanced Digital Design with the Verilog HDL" by Micheal D. Clietti
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摘录网友回答。

参考资料：http://zhidao.baidu.com/question/16585329.html

参考技术C 就是前仿真，没有综合成实际电路之前的逻辑行为仿真 参考技术D 简单地说，RTL模拟在验证功能时不考虑门的传播延迟.
而门级仿真则考虑了验证过程中门的延迟。延迟将根据用于合成的库而改变
仿真介绍：
仿真是硬件设计过程中验证环节的重要组成部分。它可以在不同程度的物理抽象中执行:
(一)晶体管的水平
(b)门的水平
(c)寄存器传输电平(RTL)
在许多公司，RTL模拟是结束设计周期的基本要求，但最近在行业[1]有一个日益增长的趋势，在进入芯片制造的最后阶段之前运行门级模拟(GLS)。静态验证工具(如静态定时分析(STA)和等效性检查(EC))的改进在一定程度上利用了GLS，但到目前为止，还没有一个工具能够完全消除它。GLS仍然是验证周期足迹的重要步骤。

verilog中$disllay中的$是啥意思

这个$表示disllay是Verilog内建的系统任务或系统函数，直接调用就可以了。
这样的系统任务或函数有很多了，比如$display、$fopen、$fclose等等。 参考技术A 没有意思。就必须这么写的 参考技术B 这种表示系统函数，规定这样写的追问

就是display函数前面必须加$是吧？