A 28-nm 10-b 2.2-GS/s 18.2-mW Relative-Prime Time-Interleaved Sub-Ranging SAR ADC

Posted 2021-06-27 夏风喃喃

A 28-nm 10-b 2.2-GS/s 18.2-mW Relative-Prime Time-Interleaved Sub-Ranging SAR ADC With On-Chip Background Skew Calibration

作者：Dong-Jin Chang, Michael Choi and Seung-Tak Ryu
机构：School of Electrical Engineering, Korea Advanced Institute of Science and Technology, South Korea
期刊：IEEE JOURNAL OF SOLID-STATE CIRCUITS (JSSC)
时间：2021

摘要

本文提出了一种基于相对素数的时间交织(RP TI)子量程逐次逼近寄存器(SAR)模数转换器(ADC)，该转换器具有片内背景偏斜校准功能。提出的校准将每个精细ADC(F-ADC)的采样时间与作为参考ADC的特定粗略ADC(C-ADC)的采样时间对齐。为了避免来自参考ADC的不需要的校准音，C-ADC也是时间交错的，以使所有样本经历相同的反冲。通过以相对素数关系设置C-ADC和F-ADC的时间交错通道的数量，每个C-ADC可以由每个F-ADC均匀共享；因此，交错的子ADCs之间的时序偏移是通过将每个F-ADC的采样沿调整到作为参考ADC的特定C-ADC来校准的。以28-nm CMOS为原型，实现了一个18通道TI 10-bit 2.2-GS/s SAR ADC。由于提出了片内背景偏斜校准，偏斜导致的峰值音调从-40 dB降至-63 dB，降低了23 dB，相当于奈奎斯特输入附近的残余偏斜从1.6 ps降至113 fs。因此，原型ADC的无杂散动态范围(SFDR)超过52.8 dB，信噪失真比(SNDR)超过44.9 dB，功耗为18.2-mW，Walden品质因数(FoM)为57.8 fJ/转换步长。

关键词

模数转换器(ADC)、数字背景校准、子量程架构、时间交错(TI) ADC、时序偏斜失配

文章目录

• A 28-nm 10-b 2.2-GS/s 18.2-mW Relative-Prime Time-Interleaved Sub-Ranging SAR ADC With On-Chip Background Skew Calibration
• • 摘要
  • 关键词
  • • 一. 介绍
    • 二. 提议的样本时序偏差校准
    • • A. 相对素数时间交错架构
      • B. 基于位比较的时序偏斜校准
    • 三. 电路实现
    • • A. MSB传输的总线技术
      • B. C-ADCs和F-ADCs
    • 四. 测量结果
    • 五. 结论

一. 介绍

在新兴通信系统中，由于信号带宽变宽，模数转换器(ADC)需要比以往更高的转换速率。随着ADCs的转换速度必须高于GHz，时间交错架构变得至关重要。此外，由于现代CMOS工艺的发展，具有数字友好结构的逐次逼近寄存器(SAR)型ADCs显示出优异的功率效率。

因此，许多最先进的时间交错(TI)ADCs都将SAR ADCs用于具有良好功率效率的子通道。然而，在TI ADCs中，通道间的不匹配，如增益、失调和采样时间，会严重降低性能。增益和失调不匹配相对容易检测，因为它们的功率与输入频率和转换速率无关。然而，随着输入频率的提高，采样时间偏斜所导致的误差功率也越来越大，时序偏斜已成为TI ADCs中的一个主要问题。因此，已有许多解决时序偏斜问题的校准方案。

采样时序偏斜校准方案可根据检测方法进行分类：模拟域检测和数字域检测。模拟域校准通常需要专用输入信号，如时钟或已知正弦输入信号。然而，模拟域校准不能反映芯片上出现的所有失配情况，例如子通道之间的信号/时钟路由失配。相反，数字域校准可以包括所有的时序偏差，但它有巨大的计算负担。

与其他数字域检测算法不同，[16]中介绍的算法利用参考ADC ($AD{C}_{REF}$)和子通道之间的1-bit码差极性，无需任何特殊输入或大量数字计算即可检测数字域中的时序偏斜误差。[16]的思想如图1所示。实现了单个低分辨率$AD{C}_{REF}$。为了将所有子通道与$AD{C}_{REF}$进行比较，$AD{C}_{REF}$的转换频率设置为$F_s/(kn+1)$，其中$F_S$是TI ADC的采样频率，n是子通道的数量，k可以是任何整数。然而，由于该单个$AD{C}_{REF}$涉及频率为$F_s/(kn+1)$的信号采样，输入网络受到相同频率的$e_{REF}$干扰，产生参考ADC杂散，如图1(a)和1(b)所示。虽然这些参考ADC杂散可以通过虚拟时序参考技术[即图1(a)$T_{REF}$]来缓解，但保证尽管工艺-电压-温度(PVT)变化，$AD{C}_{REF}$采样时间的延迟始终大于子通道之间的采样时间偏斜将是相当大的设计负担。$AD{C}_{REF}$采样频率的随机化可以将杂散从$AD{C}_{REF}$中扩散至噪声，但杂散的功率仍然存在。相反，如果$AD{C}_{REF}$的采样频率与整个TI ADC的采样频率相同，则每个样本的采样网络都是相同的，理想情况下，整个TI ADC不会受到参考ADC杂散的影响。然而，由于硬件负担增加，以几GHz的速率实现高速$AD{C}_{REF}$采样并不容易。尽管使用闪存ADC是一种很好的方法，但根据[15]，其线性度要求相当严格；因此，需要一个具有更好线性度的高速$AD{C}_{REF}$。

考虑到上述问题，在本文中，一个TI SAR ADC取代了以前的工作中单通道高速$AD{C}_{REF}$。$AD{C}_{REF}$的一个有趣设计点是，它不仅是专用硬件，也是子通道ADCs某些部分的组合。每个子通道ADC采用子范围架构实现，该架构由两个SAR ADC组成，一个是粗ADC(C-ADC)，一个是精ADC(F-ADC)。更具体地说，在这项工作中，提出了一种基于相对素数的TI (RP TI) 子范围SAR ADC，其中C-ADC和F-ADC的时间交错通道的数量是相对素数关系，如图2所示。虽然[14]已经使用了相对素数的概念，但从理论上讲，这一工作大大减轻了用低分辨率C-ADCs实现时序参考的硬件负担。此外，众所周知，单个多级ADC中的C-ADC和F-ADC之间的时序偏斜可以通过简单地检查超范围来检测。凭借RP TI子范围的优势，每个C-ADC可以被每个F-ADC平均共享；因此，交错的子ADCs之间的时序偏斜通过将每个F-ADC的采样沿调整到确定的C-ADC的采样沿来校准，有效地用作时序参考。因此，TI ADC中的偏斜问题变得像单个子范围ADC中的粗-精偏斜校准一样简单。一个18通道TI 10-bit 2.2-GS/s SAR ADC原型被制造并测试以验证所提出的校准方案。

本文的其余部分组织如下。第二节介绍了基于子范围架构的采样时序偏斜校准方案。第三节解释了原型ADC的电路实现。第四节介绍了测量结果，并总结了原型ADC与其他最先进的工作相比的性能。最后，第五部分对文章进行了总结。

二. 提议的样本时序偏差校准

A. 相对素数时间交错架构

虽然闪存ADC可以通过使TI ADC中子ADC的每个样本经历相同的输入反冲来避免$AD{C}_{REF}$音调，但提出的校准需要大量计算才能获得统计值。尽管简单的基于1-bit符号等式的校准算法可以应用于闪存ADC，但考虑到比较器阵列中的失调限制产生较差的线性度，闪存ADC不是一个好的选择。

考虑到在TI架构中$AD{C}_{REF}$作为子ADC同时采样输入并将采样输入转换为低分辨率的数字输出，子范围架构中的C-ADC有可能作为$AD{C}_{REF}$工作，因为它们实现相同的功能。如今，SAR ADCs通常被用作C-ADCs，因为它们在现代CMOS工艺中具有出色的功率效率和紧凑性。此外，由于SAR ADCs不仅表现出出色的线性度，而且具有竞争性的转换速度，因此对于这种设计，我们选择了SAR-SAR子范围架构，并将这种C-ADC也用作$AD{C}_{REF}$。

为了使每一个输入信号不仅能被F-ADC采样，还能被$AD{C}_{REF}$(如C-ADC)采样以产生同样的反冲效应，我们设计了具有TI结构的C-ADC。在许多通道的C-ADCs中，只有一个通道C-ADC被选为$AD{C}_{REF}$。

另一个主要的设计要点是如何使所有的F-ADCs用一个特殊的C-ADC作为$AD{C}_{REF}$采样。这也是为什么在许多先前的TI ADCs中，$AD{C}_{REF}$的采样频率设置为$F_s/(kn+1)$，如前所述。为了在应用这种设计策略时利用TI ADC形式的$AD{C}_{REF}$，$AD{C}_{REF}$的通道数将变为$kn+1$。更一般地说，这样的设计是可能的，因为$kn\pm 1$与n是相对素数的关系。例如，当主TI ADC的子通道数为8时，$TIAD{C}_{REF}$的子通道数不需要为7或9。可以是1，3，5，7，9，11等等。此外，如果低分辨率C-ADCs作为$AD{C}_{REF}$工作，我们可以减少TI $AD{C}_{REF}$的通道数量，因为它的转换速度快。

图3示出了基于所提出的设计策略的建议的18通道10-b RP TI SAR ADC架构，其中基于相对素数关系减少了$TIAD{C}_{REF}$的通道数量。与传统C-ADC专用于F-ADC的SAR-SAR子范围架构不同，所提出的设计由TI粗SAR ADCs组成，被每个TI细SAR ADC共享。一对选定的C-ADC和F-ADC同时对输入进行采样，C-ADC确定2.5-bit MSBs并将其传输到F-ADC。请注意，C-ADC的2.5-bit分辨率是通过考虑小采样电容以实现低反冲和足够的冗余来覆盖C-ADC和F-ADC之间的任何不匹配来确定的。然后，F-ADC转换剩余的7.5位，包括冗余。由于C-ADCs的转换速度快，可以使用的C-ADCs的数量比F-ADCs少得多。通过选择与18成相对素数关系的5个C-ADC，所有C-ADCs依次由所有F-ADCs平均共享。

如时序图所示，在$C-AD{C}_1$用$F-AD{C}_1$的相同输入完成转换后，$F-AD以上是关于A\; 28-nm\; 10-b\; 2.2-GS/s\; 18.2-mW\; Relative-Prime\; Time-Interleaved\; Sub-Ranging\; SAR\; ADC的主要内容，如果未能解决你的问题，请参考以下文章$

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