verilog HDL 的$display显示的信息在哪里？

Posted 2023-04-04

我用的是quartusII9.0 ，代码如下：
module adder(count,sum,a,b,cin);
input[2:0] a,b;
input cin;
output count;
output[2:0] sum;
assign count,sum=a+b+cin;
initial
begin
$display($time,);
end
endmodule

$display 等仿真系统函数是仿真用的，Quartus 是不能综合的，要仿真的话要用其他的工具，一般大家都用Modelsim.显示区见modelsim 的Transript区。 参考技术A 你写的是个不可综合代码，只能仿真。
$display($time,);这行代码显示当前仿真时间。
在modelsim完成comply和stimulate之后会弹出Transcrip窗口
接着点add wave，观测电平变化 参考技术B 在仿真工具的控制端口。追问

请问具体是哪个窗口呢？ 是Tcl console？这个窗口？

追答

用的modelsim？那就是那了。

不过一般用命令行的话，就可以在终端显示了。不过都会重定向到log的，然后看log文件。modelsim是有个transcript文件的。

参考技术C $display($time,);
=> $display("%tps",$time); 参考技术D 楼上正解

1-1 Verilog HDL简介

 

　　 硬件描述语言HDL（Hardware Description Language）是一种用形式化方法来描述数字电路和系统的语言。设计者利用HDL可以从抽象到具体逐层描述自己的设计思想，用一系列的分层次模块来表示极其复杂的数字电路系统。

　　VerilogHDL是描述电子电路行为和结构的一种语言，是一种 IEEE 标准（IEEE Std.1364-1995），Verilog 用于模拟从随机和纯行为到门级和开关级的抽象范围等层次的数字电子电路功能，也用于从许多抽象寄存器传输级描述合并，即自动产生，门级描述 Verilog 一般用于支持高层次的设计（或基于语言的设计），其中电子设计在用自动合并工具进行详细设计前要通过高层次的完全抽象仿真来检验。Verilog 也广泛应用于IC的门级检验，包括仿真、故障仿真和定时检验。

　　Verilog 最初是在 1984 年由 Gateway Design Automation 公司开发 Verilog-XL 仿真器的时候一起开发出来， 1989 年 Cadence Design Systems 公司并购 Gateway 公司 同时拥有对 Verilog 语言和 Verilog-XL仿真器的权力。1990 年 Cadence 将 Verilog 语言 不是 Verilog-XL 放到公共领域 为了使 Verilog 语言通过 IEEE 标准化过程， 一个非赢利性组织 Open Verilog International （OVI ）将它不断推进，结果在1995年 Verilog 成为一个 IEEE 标准， 此后 OVI 仍继续不断维护和开发这种语言。