实验七 计数器及其应用
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篇首语：本文由小常识网(cha138.com)小编为大家整理，主要介绍了实验七 计数器及其应用相关的知识，希望对你有一定的参考价值。
目录
一、预习要求
1、复习有关计数器的原理。
2、查看集成电路手册，给出并熟悉所用各集成芯片的引脚排列图及其功能表。
3、绘出各实验内容的详细电路图。
4、拟出各实验内容所需的测试记录表格。
二、实验目的
1、掌握中规模集成计数器的使用及逻辑功能测试方法。
2、学会用集成计数器构成任意进制计数器的方法。
3、学会运用集成计数器构成1/N分频器的方法。
4、学习用集成触发器构成计数器的方法。
三、实验原理
计数是一种最简单基本的运算，计数器就是实现这种基本运算的逻辑电路。计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时还兼有分频功能，它是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器主要有SR触发器、T触发器、D触发器及JK触发器等。
计数器的种类很多。按构成计数器中各触发器是否使用同一个脉冲源，可分为同步计数器和异步计数器；按计数进制不同，可分为二进制计数器、十进制计数器和任意进制计数器；按计数的增减趋势不同，可分为加法计数器、减法计数器和可异计数器（加/减计数器）；按预置和清除方式来分，可分为并行预置、直接预置、异步清除和同步清除等方式；按权码来分，可分为“8421”码，“5421”码、余“3”码等计数器；按集成度，可分为单、双位计数器等。
1、4位同步十进制计数器74LS160
74LS160是4位十进制可预置同步计数器，由于它采用4个主从JK触发器作为记忆单元，故又称为4位十进制同步计数器，其集成芯片的引脚排列如图7.1所示。
图7.1 74LS160的引脚排列图
管脚符号说明：Vcc：电源正端，接+5V电压；GND：接地端；
：异步置零（复位）端；CP：时钟脉冲；
：预置数控制端；D、C、B、A：数据输入端；QD、QC、QB、QA：
数据输出端；RCO：进位输出端；EP、ET：工作状态控制端。
该计数器由于内部采用了快速进位电路，所以具有较高的计数速度。各触发器翻转是靠时钟脉冲信号的正跳变（上升沿）来完成的。时钟脉冲每正跳变一次，计数器内各触发器就同时翻转一次，74LS160的功能表如表7.1所示。
表7.1 74LS160逻辑功能表
74LS161是4位同步二进制计数器，在内部结构形式上与74LS160有些区别，但外部引线的配置、引脚排列以及功能表和74LS160相同，不再赘述。所不同之处在于74LS160是十进制计数器，而74LS161是十六进制计数器。
2、十进制同步加/减计数器74LS190
74LS190是同步十进制可逆（加/减）计数器，它具有单时钟输入，并具有保持和预置数功能，其芯片引脚排列如图7.2所示，功能表如表7.2所示。
图7.2 74LS190的引脚排列图 表7.2同步十进制加/减计数器74LS190的功能表
管脚符号说明：
：异步置数端控制端；
：使能控制端；
：加/减计数控制端；D3～D0：并行数据输入端；Q3～Q0：计数器状态输出端；CP：时钟脉冲控制端，上升沿有效；CO/BO：进位借位信号输出端（也称最大/最小输出端）；
：多个芯片级联时级间串行计数使能端，当CO/BO=1的情况下，在下一个CP上升沿到达前
端有一个负脉冲输出。
74LS191是4位同步二进制计数器，在内部结构形式上与74LS190有些区别，但外部引线的配置、引脚排列以及功能表和74LS190相同，不再赘述。所不同之处在于74LS190是十进制计数器，而74LS191是十六进制计数器。
（3）异步二-五-十进制计数器74LS290/74LS90
74LS290/74LS90是由二进制及五进制构成的十进制异步计数器，两时钟脉冲CP0和CP1均为下降沿触发，其芯片引脚排列如图7.3所示，功能表如表7.3所示。
图7.3 74LS290/74LS90的引脚排列图
管脚符号说明：Vcc：电源正端，接+5V电压；GND：接地端；NC：空脚（悬空端）；CP0、CP1：时钟脉冲输入端；R0A、R0B：异步清零端；S9A、S9B：异步置9端；Q0：二进制输出端；Q3、Q2、Q1：由高位到低位排列的五进制计数器的输出端。
表7.3 74LS290/74LS90逻辑功能表
从功能表中可知74LS290/74LS90构成二-五-十进制的方法如下：
①当R0=R0A · R0B=1、S9= S9A · S9B=0时，计数器异步清0。
②当R0=R0A · R0B=0、S9= S9A · S9B=1时，计数器异步置9。
③当R0=R0A · R0B=0、S9= S9A · S9B=0，且计数脉冲CP由CP0端输入，Q0作为输出端，可构成一个一位二进制计数器。
④当R0=R0A · R0B=0、S9= S9A · S9B=0，且计数脉冲CP由CP1端输入，Q3、Q2、Q1作为输出端，有效状态为000、001、010、011、100，可构成一个五进制计数器。
⑤当R0=R0A · R0B=0、S9= S9A · S9B=0，且计数脉冲CP由CP0端输入，Q0接CP1脉冲输入端时，输出端由高到低的排列顺序为Q3～Q0，可构成一个8421BCD码二-十进制计数器。
⑥当R0=R0A · R0B=0、S9= S9A · S9B=0，且计数脉冲CP由CP1端输入，Q3接CP0脉冲输入端时，输出端由高到低的排列顺序为Q3～Q0，可构成一个5421BCD码二-十进制计数器。
3、实现任意进制计数器的方法
图7.4给出了构成任意进制计数器的方法，在此假定已有的是N进制计数器，而需要得到M进制计数器。这时有M<N和M>N两种可能情况。下面分别讨论两种情况下构成任意一种进制计数器的方法。
图7.4 获得任意进制计数器的两种方法
（1）M < N
对于要实现的M进制计数器小于已知N进制计数器情况来说，其实现的方法有两种：置零法（复位法）和置数法（置位法）。
①零法
置零法适用于具有置零输入端的计数器。对于有异步置零输入端的计数器而言，异步置零与时钟脉冲无关，只要异步置零端出现有效电平，则计数器立刻被置零，又由于反馈信号SM状态仅在极短时间内出现，因此在稳定的状态循环中不包括SM状态；对于有同步置零输入端的计数器而言，同步置零与时钟脉冲有关，当同步置零端出现有效电平时，计数器并不能立刻被置零，只是为置零创造了条件，需要再输入一个CP脉冲才能将计数器置零，因而应由SM-1状态译出同步置零反馈信号，并且在稳定的状态循环中包括SM-1状态。图7.4(a)给出了异步/同步置零法示意图。
利用异步/同步置零功能构成M进制计数器的步骤如下：
第一步，写出加反馈置零时所对应的计数器状态：异步置零时，写出SM所对应的二进制代码；同步置零时，写出SM-1所对应的二进制代码。
第二步，写出反馈置零函数：根据SM（或SM-1）和置零端的有效电平写出置零信号的逻辑表达式。
第三步，根据置零信号的逻辑表达式画连线图。
图7.5给出了利用74LS161的异步置零功能和利用74LS163的同步置零功能构成的六进制计数器，根据上述步骤可知反馈函数分别为S6=0110和S6-1=0101。
图7.5 六进制计数器
②置数法
置位法与置零法不同，它是通过给计数器重复置入某个数值的方法跳越N-M个状态，从而获得M进制计数器的，如图7.4(b)所示。置数操作可以在电路的任何一个状态下进行。这种方法适用于有预置功能的计数器电路。
对于有异步置数输入端的计数器而言，异步置数与时钟脉冲无关，只要异步置数端出现有效电平，则置数输入端的数据立刻被置入计数器。因此，利用异步置数功能构成M进制计数器时，应在输入第M个CP脉冲时(因为反馈信号SM状态仅在极短时间内出现，不包括在稳定的状态循环中)，通过控制电路产生置数信号，使计数器立即置数。
对于有同步置数输入端的计数器而言，同步置数与时钟脉冲有关，当同步置数端出现有效电平时，计数器并不能立刻被置数，只是为置数创造了条件，需要再输入一个CP脉冲才能进行置数。因此，利用同步置数功能构成M进制计数器时，应在输入第（M-1）个CP脉冲时(反馈信号SM-1状态包括在稳定的状态循环中)，通过控制电路产生置数信号，这样，在输入第M个脉冲时，计数器才被置数。
利用异步/同步置数功能构成M进制计数器的步骤如下：
第一步，确定M进制计数器需要的M个计数状态，并确定预置数。
第二步，写出加反馈置数时所对应的计数器状态：异步置数时，写出SM所对应的二进制代码；同步置数时，写出SM-1所对应的二进制代码。
第三步，写出反馈置数函数：根据SM（或SM-1）和置数端的有效电平写出置数信号的逻辑表达式。
第四步，根据置数信号的逻辑表达式画连线图。
图7.6给出了利用74LS191的异步置数功能构成十三进制计数器和利用74LS160的同步置数功能构成的8进制计数器，其预置数要求均为0000，则根据上述步骤可知反馈函数分别为S13=1101和S8-1=0111。
图7.6十三进制和八进制计数器
（2）M > N
对于要实现的M进制计数器大于已知N进制计数器的计数范围时，可将多片N进制计数器组合起来，才能构成M进制计数器。
①当M可分解，不是素数时，可采用串行进位方式（异步级联方式）或并行进位方式（同步级联方式）。所谓串行进位方式就是把低位片的进位输出信号作为高位片的时钟输入信号；所谓并行进位方式就是把低位片的进位输出信号或高位输出信号作为高位片的工作状态控制信号（计数的使能信号），各片的CP输入端同时接计数输入信号。
图7.7所示电路是利用两片同步十进制计数器74LS160接成百进制计数器的并行进位方式的接法。
图7.7百进制计数器电路的并行进位方式
图7.8所示电路是利用两片异步二-五-十进制计数器74LS290接成百进制计数器的串行进位方式的接法。
图7.8百进制计数器电路的串行进位方式
②当M不可分解，是素数时，这时不能继续采用串行进位方式或并行进位方式，可采用整体置零方式或整体置数方式（当M不素数时，整体置零方式或整体置数方式也可以使用）。
图7.9所示电路是利用两片异步二-五-十进制计数器74LS290接成二十三制计数器的整体置零方式的接法。
图7.9二十三进制计数器电路的整体置零方式
图7.10所示电路是利用两片同步十进制计数器74LS160接成二十九进制计数器的整体置数方式的接法。
图7.10 二十九进制计数器电路的整体置数方式
四、实验设备与器件
1、TH-SZ型数字系统设计实验箱；
2、74LS00 四2输入与非门，74LS112 双下降沿JK触发器，74LS08 四2输入与门，74LS160（74LS161），74LS192（74LS193），74LS290（74LS90）；
3、导线/插接线若干。
五、实验内容与步骤
1、测试74LS160或74LS161的逻辑功能
计数脉冲由单次脉冲源提供，将异步置零端，异步置数端，工作状态控制端EP、ET，数据输入端D、C、B、A分别接至十六位逻辑电平输出插孔上；输出端QD、QC、QB、QA接译码显示输入相应插口D、C、B、A上；进位输出端RCO接至十六位逻辑电平显示插孔上。按74LS160的功能表逐项测试并判断该集成块的功能是否正常。
2、测试74LS290或74LS190的逻辑功能
计数脉冲由单次脉冲源提供，测是如何通过相应连接实现二-五-十进制加法计数器，并将输出端Q3、Q2、Q1、Q0接译码显示输入相应插口D、C、B、A上进行显示。按74LS290的功能表逐项测试并判断该集成块的功能是否正常。
3、利用两片74LS160设计24进制加法计数器，输入1Hz的连续脉冲，进行由00到23的累加计数，并画出设计电路图。同样可将74LS160的输出端接译码器，用两个数码管来显示其计数情况。
4、利用两片74LS190设计100进制减法计数器，输入1Hz的连续脉冲，实现由99到00的递减计数，并画出设计电路图。同样可将74LS190的输出端接译码器，用两个数码管来显示其计数情况。
六、实验报告要求
1、画出实验内容中详细电路图，记录、整理实验现象及实验所观察到的有关波形，并对实验结果进行分析。
2、总结如何利用集成计数器的级联方法实现任意进制计数器。
59进制
29进制
24进制
6进制(0-5)
6进制(3-8)
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