STA相关概念
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篇首语:本文由小常识网(cha138.com)小编为大家整理,主要介绍了STA相关概念相关的知识,希望对你有一定的参考价值。
文章目录
本章节介绍CMOS技术的基础知识以及执行静态时序分析所涉及的术语。
2.1 CMOS逻辑设计
基本MOS结构:MOS晶体管可分为PMOS和NMOS,区别见:nmos和pmos有什么区别。相较于三极管是电流控制电流,MOS是通过电压控制电流。其中源极和漏极间的距离(channel length)是MOS晶体管的长度,而用于构建MOS晶体管的最小长度即为CMOS技术工艺的最小特征尺寸(feather size)。
CMOS逻辑门使用NMOS和PMOS晶体管搭建而成:
- CMOS反相器两种稳定状态,取决于输入 A A A: A = l o w ( 0 ) A=low(0) A=low(0),NMOS截止,PMOS导通,进而 Z = h i g h ( 1 ) Z=high(1) Z=high(1); A = h i g h ( 1 ) A=high(1) A=high(1),NMOS导通,PMOS截止,进而 Z = l o w ( 0 ) Z=low(0) Z=low(0)。所以称为反相器(可脑补一下输入输出对照表);
- CMOS逻辑门中,输出节点通过上拉结构(由PMOS晶体管构成)连接至 V d d V_dd Vdd,并通过下拉结构(由NMOS晶体管构成)连接至 V s s V_ss Vss。且任何CMOS逻辑门,输出节点通过上拉结构(由PMOS晶体管构成)连接至 V d d V_dd Vdd,,并通过下拉结构(由NMOS晶体管构成)连接至 V s s V_ss Vss。
- 对于逻辑0或逻辑1的输入,由于上拉和下拉结构不能同时开启,因此处于稳态的CMOS逻辑门不会对输入或电源汲取任何电流。CMOS逻辑的另一个重要方面是,输入仅对前一级构成容性负载。
2.1 标准单元
芯片中复杂的逻辑功能大多是由具有简单逻辑功能的基本构建块(basic building blocks)像乐高一样搭建设计出来的。这些基本构件块是预先设计的,称为标准单元(standard cell)。其功能和时序已预先确定,供设计人员使用。
前面小节中描述的CMOS逻辑门的关键特性适用于所有CMOS数字设计。当输入处于稳定的逻辑状态时,所有数字CMOS单元的设计都能够保证不从电源汲取电流(漏电流除外)。因此,大多数功耗与设计的功能有关,并且是由设计中CMOS单元输入端的充放电引起的。
逻辑 0 0 0和逻辑 1 1 1的定义如下图所示。VIHmin(之上是1)和VILmax(之下是0)的值是从标准单元的直流传输特性中得出的。
2.2 CMOS单元建模
如果元件输出针脚驱动了数个扇出元件,那么该输出针脚的总电容:
t o t a l c a p a c i t a n c e = ∑ a l l c e l l s i t i s d r i v i n g i n p u t c a p a c i t a n c e s + ∑ a l l w i r e s e g m e n t s ′ c a p a c i t a n c e s w h i c h c o m p r i s e s n e t + o u t p u t c a p a c i t a n c e o f t h e d r i v i n g c e l l total\\;capacitance=\\sum_all \\;cells\\; it\\; is \\;drivinginput\\;capacitances\\\\+\\sum_allwire \\;segments'\\;capacitances\\;which\\;comprises\\;net\\\\+output\\;capacitance \\;of\\;the\\;driving\\;cell totalcapacitance=allcellsitisdriving∑inputcapacitances+all∑wiresegments′capacitanceswhichcomprisesnet+outputcapacitanceofthedrivingcell
总电容值是元件进行电平切换是需要充放电的电容值,因此该总电容值会影响该元件的时序特性。
当输出为逻辑1时,输出级的上拉结构导通,并提供了一条从输出到Vdd的路径。同样,当输出为逻辑0时,输出级的下拉结构提供了一条从输出到 V s s V_ss Vss的路径。当CMOS单元切换电平状态时,切换的速度取决于输出引脚上的电容被充放电的速度。输出引脚上的电容分别通过上拉和下拉结构充电和放电。注意,上拉和下拉结构中的通道会对输出的充放电路径构成电阻,充放电路径的电阻是决定CMOS单元速度的主要因素。上拉电阻的倒数称为单元的输出高电平驱动(output high drive)。输出上拉结构越大,上拉电阻就越小,即单元的输出高电平驱动就越大,较大的输出结构也意味着该单元的面积较大。而输出上拉结构越小,单元的面积就越小,其输出高电平驱动也就越小。上拉结构的相同概念可用于下拉结构,输出下拉结构决定了下拉路径的电阻值以及输出低电平驱动(output low drive)。通常,单元的上拉和下拉结构具有相似的驱动强度。
输出驱动
→
d
e
t
e
r
m
i
n
e
可驱动最大电容负载
→
d
e
t
e
r
m
i
n
e
扇出的最大数量
输出驱动\\xrightarrowdetermine 可驱动最大电容负载\\xrightarrowdetermine 扇出的最大数量
输出驱动determine可驱动最大电容负载determine扇出的最大数量
输出驱动决定了可以驱动的最大电容负载,最大电容负载又决定了扇出的最大数量,即可以驱动多少个其他单元。较高的输出驱动对应较低的输出上拉/下拉电阻,这使单元可以在输出引脚上对较大的负载进行充电和放电。
相关陌生术语:
-
source(源极);
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drain(漏极);
在一块N型半导体材料的两边各扩散一个高杂质浓度的 P P P型区(用 P + P+ P+表示),就形成两个不对称的 P + N P+N P+N结。把两个 P + P+ P+区并联在一起,引出一个电极,称为栅极( g g g),在N型半导体的两端各引出一个电极,分别称为源极( s s s)和漏极( d d d)。它们分别与三极管的基极( b b b)、发射极( e e e)和集电极( c c c)相对应。夹在两个 P + N P+N P+N结中间的N区是电流的通道,称为导电沟道(简称沟道)。这种结构的管子称为N沟道结型场效应管。 -
对于数字电路来说, V c c V_cc Vcc是电路供电电压, V d d V_dd Vdd是芯片的工作电压( V c c > V d d V_cc>V_dd Vcc>Vdd), V s s V_ss Vss是接地点。
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