vhdl中while-loop语句实现奇偶校验时其中有条语句如何解释tmp:=tmp xor a (i)，其之前的语句都知道。

Posted 2023-02-20

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY parity_check IS
PORT(a: IN STD_LOGIC_VECTOR(6 DOWNTO 0);
y: OUT STD_LOGIC);
END parity_check;
ARCHITECTURE rtl OF parity_check IS
BEGIN
PROCESS(a)
VARIABLE tmp: STD_LOGIC;
BEGIN
tmp:=‘1’;
FOR i IN 0 TO 6 LOOP
tmp:=tmp XOR a(i);
END LOOP;
y<=tmp;
END PROCESS;
END rtl;
tmp:=tmp xor a (i)，此语句为tmp与a（i）相异或，但其为怎样运算的。

假设当i=1的时候，a(1)=1,则有temp:=temp xor a(1):=1 xor 1:=0;此时temp=0;
当i=2的时候，a(2)=1,则有temp:=temp xor a(2):=0 xor 1:=1;此时temp=1;
…
…
依次类推。 参考技术A fdghdfgh