Verilog输入两个时钟是对齐的吗

Posted 2023-04-24

参考技术A 同步FIFO是对齐的。
同步FIFO，读和写应用同一个时钟。它的作用一般是做交互数据的一个缓冲，也就是说它的主要作用就是一个buffer。异步FIFO，读写应用不同的时钟，它有两个主要的作用，一个是实现数据在不同时钟域进行传递，另一个作用就是实现不同数据宽度的数据接口。
Verilog语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。

verilog的timescale问题请教

我刚接触velilog和CPLD，不熟悉，请教大家几个问题。
1、timescale是设置时间精度的，是只在仿真时有用的吗？
2、如果我不仿真，接入50M时钟，直接下载看结果。是不是不用设置timescale？
3、如果timescale只能用在仿真中，那#10也就只能用在仿真中，是不是仿真通过以后，再想办法用可以综合的延时程序代替#10，再实际下载？

1.是
2.是
3.加延迟模拟仿真通过了，就别管那么多了，直接下载应该问题不大，但是不排除也许有问题，因为也许有模拟不到的可能，或者信号实际延迟超过你的预期。#10这种，开发工具比如ISE会直接优化掉的，有告警提示。 参考技术A 酱油～～酱油～！～～～