芯片前端verilog语法中的有符号数signed的本质是什么？

Posted 2023-04-04 尼德兰的喵

前言

很多人（包括之前的我）都搞不清楚，verilog中signed和unsigned定义信号后，到低在电路中会有什么区别，本篇内容必须让大家豁然开朗！

实验

如果时间紧，那么直接上结论：除了人为的理解方式不同外（signed型’b111会被理解为-1，unsigned型’b111会被理解为8）归根结底，signed和unsigned影响的就是符号位和符号位如何拓展！对于unsigned型数据默认符号位为0且不将最高位作为符号位，进行拓展时会拓展"0"；对于signed型数据，会将高位作为符号位，进行拓展时会拓展最高比特。
接下来我们看下一个小实验：

//test
logic       [1:0]va_u;
logic signed[1:0]va_s;

logic       [2:0]vb_u;
logic       [2:0]vb_s;

logic       [31:0]vc_u;
logic       [31:0]vc_s;

initial begin
    va_u = -1;
    va_s = -1;//signed
    $display("va_u='b%0b, va_s='b%0b", va_u, va_s);
    $display("va_u=%0d, va_s=%0d", va_u, va_s);

    vb_u = -va_u;
    vb_s = -va_s;
    $display("vb_u='b%0b, vb_s='b%0b", vb_u, vb_s);
    $display("vb_u=%0d, vb_s=%0d", vb_u, vb_s);

    vc_u = va_u;
    vc_s = va_s;
    $display("vc_u='b%0b, vc_s='b%0b", vc_u, vc_s);
end

之后是通过vcs的仿真结果：

va_u='b11, va_s='b11
va_u=3, va_s=-1
vb_u='b101, vb_s='b1
vb_u=5, vb_s=1
vc_u='b11, vc_s='b11111111111111111111111111111111

那么，为什么会有这样的仿真结果呢？

解析

initial中的第一段代码，令unsigned型va_u和signed型va_s均等于-1，我们知道电路中全部是补码（unsigned型只能表示整数，补码即原码），-1的补码为2’b11，因此va_u和va_s均被赋值为2’b11：

va_u='b11, va_s='b11

而若以%0d方式打印（即以人的角度去看待这两个数），则得到了第二行的打印结果：

va_u=3, va_s=-1

到目前为止，还是非常容易理解的。

接下来呢，我们对va_u和va_s进行取反操作，注意：

一个数无论正负，它的相反数（的补码）获取方式皆是原数（补码形式）含符号位按位取反后再加1得到的，再次强调区别于负数求补码操作

因此此时我们用3比特的vb_u和vb_s作为赋值的左端，那么右端必然要进行“补位”+“取反加1”的操作。而打印结果佐证了之前的结论：

signed和unsigned影响的就是符号位和符号位如何拓展！对于unsigned型数据默认符号位为0且不将最高位作为符号位，进行拓展时会拓展"0"；对于signed型数据，会将高位作为符号位，进行拓展时会拓展最高比特。

我们来具体看下，对于va_u，补位补0后为3’b011，取反加1后为3’b101；对于va_s，补位补符号位1后为3’b111，取反加1后为3’b001：

vb_u='b101, vb_s='b1

如果这个例子没有理解，那么再看下第三段更加容易理解，直接用32比特的信号作为被赋值项，可以明显看到符号位的补充情况：

vc_u='b11, vc_s='b11111111111111111111111111111111

至此，测试已经完成。

verilog中符号位的扩展问题

以下内容转自 艾米电子 - 使用有符号数，Verilog（http://www.cnblogs.com/yuphone/archive/2010/12/12/1903647.html）

 

Verilog-1995中的有符号数

在Verilog-1995中，只有integer数据类型被转移成有符号数，而reg和wire数据类型则被转移成无符号数。由于integer类型有固定的32位宽，因此它不太灵活。我们通常使用手动加上扩展位来实现有符号数运算。下面的代码片段将描述有符号数和无符号数的运算：

 1 reg [7:0] a, b;
 2 reg [3:0] c,
 3 reg [7:0] sum1, sum2, sum3, sum4;
 4 . . .
 5 // same width. can be applied to signed and unsigned
 6 sum1 = a + b;
 7 // automatica 0 extension
 8 sum2 = a + c;
 9 // manual 0 extension
10 sum3 = a + {{4{1\'b0}}, c};
11 // manual sign extension
12 sum4 = a + {{4{c[3]}}, c};

在第一条语句中，a、b和sum1有相同的位宽，因此无论是转译成有符号数还是无符号数，它都将引用相同的加法器电路。

在第二条语句中，c的位宽仅为4，在加法运算中，它的位宽会被调整。因为reg类型被作为无符号数看待，所以c的前面会被自动置入0扩展位。

在第三条语句中，我们给c手动前置4个0，以实现和第二个表达式一样的效果。

在第四条语句中，我们需要把变量转译成有符号数。为了实现所需的行为，c必须扩展符号位到8位。没有其他的办法，只好手动扩展。在代码中，我们重复复制c的最高位4次（4{c[3]}）来创建具有扩展符号位的8位数。

3 Verilog-2001中的有符号数

在Verilog-2001中，有符号形式也被扩展到reg和wire数据类型中。哈哈，新加一个关键字，signed，可以按照下面的方式定义：

reg signed [7:0] a, b

使用有符号数据类型， 第2节所述代码可以被改写为：

reg signed [7:0] a, b;
reg signed [3:0] c;
reg signed [7:0] sum1, sum4;
. . .
// same width. can be applied to signed and unsigned
sum1 = a + b;
// automatic sign extension
sum4 = a + c;

第一条语句将引用一个常规的加法器，因为a、b和sum1具有相同的位宽。

第二条语句，所有的右手边变量都具有signed数据类型，c被自动扩展符号位到8位。因此，无需再手动添加符号位。

 

在小型的数字系统中，我们通常可以选用有符号数或者无符号数。然而，在一些大型的系统中，会包括不同形式的子系统。Verilog是一种弱类型语言，无符合变量和有符号变量可以在同一表达式中混用。根据Verilof的标准，只有当所有右手边的变量具有signed数据类型属性的时候，扩展符号位才被执行。否则，所有的变量都只扩展0。考虑下面的代码片段：

1 reg signed [7:0] a, sum;
2 reg signed [3:0] b;
3 reg [3:0] c;
4 . . .
5 sum = a + b + c;

由于c不具有signed数据类型属性，因此右手边的变量b和c的扩展位为0。

Verilog有两个系统函数，$signed和$unsigned()，用以将括号内的表达式转换为signed和unsigned数据类型。比方说，我们可以转换c的数据类型，

sum = a + b + $signed(c);

现在，右手边的所有变量都具有signed数据类型属性，因此b和c将扩展符号位。

在复杂的表达式中，混用signed和unsigned数据类型将引入一些微妙的错误，因此应当避免混用。如果真的很有必要，那么表达式需要保持简单，同时通用转换函数，以确保数据类型的一致性。