verilog状态机中的一个状态执行时间问题
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篇首语：本文由小常识网(cha138.com)小编为大家整理，主要介绍了verilog状态机中的一个状态执行时间问题相关的知识，希望对你有一定的参考价值。
我在三段式状态机的verilog中又加入了一个always块；仿真后发现一个状态的执行之间变成了2个clk(原来是1个clk)。这是什么原因？求大虾指导！
你在always中的触发条件是clk吧，然后在设计中有字段currentstate <= nextstate；吧,这样相当于插入一个触发器，故要再延迟一个clk。 参考技术A 听不懂 看看你代码以上是关于verilog状态机中的一个状态执行时间问题的主要内容，如果未能解决你的问题，请参考以下文章