Verilog里数组是怎么在例化中传递到下一模块的？

Posted 2023-03-09

我是verilog新手，最近在编程中遇到了一个问题，我定义了一个含有八个量的数组，想把值在例化给下一个模块：
main (
.rst_n(rst_n),
.clk(clk),
.in_data_valid(in_data_valid),
.cnt(cnt),
.store[0] (x0),
.store[1] (x1),
.store[2] (x2),
.store[3] (x3),
.store[4] (x4),
.store[5] (x5),
.store[6] (x6),
.store[7] (x7),
);

可是总是报错，好像是数组那个中括号的问题：
near text”["; expecting "("

求大神指点啊！

参考技术A .store[7](x7)，后面的逗号去掉就行了 参考技术B .store(x0,x1,x2,x3,x4,x5,x6,x7) 参考技术C 模块内部所以写
模块XXX＃（

参数XXX1 = XX，

XXX2 = XX // XX是默认

）

（

输入XXX

）;

顶级例如当

XXX＃，.XXX2（XX））U_XXX（
） BR /> ------------------------------------ ----------- -

不通过你这个参数被传递

CNT信号模块有问题啊，CNT与LT = CNT + 3'd2;才对吧

你增加模块，声明位宽输入算什么输入[2：0]计数;
增加之内，数位宽不匹配，但如果你没有被给予全面的，他们不用管就是了追问

模块实例化的规则我知道呀，之前我也调用了这个模块，但是一加入数组就不行了，我不知道数组能不能例化。感觉你回答的有点牛头不对马嘴啊。。。