关于FPGA中的亚稳态的问题
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篇首语：本文由小常识网(cha138.com)小编为大家整理，主要介绍了关于FPGA中的亚稳态的问题相关的知识，希望对你有一定的参考价值。
为了解决异步时钟域采样出现亚稳态的问题，往往采用两级触发器输出就能保证电路正常（因为当第一触发器输出是亚稳态第二级输出仍为亚稳态的概率是很小的）。我的问题如下：因为 当第一级触发器采样的数据输出为亚稳态时，该亚稳态回到稳态需要一个时间，而且回到0还是1是不确定的。那么 1. 一定可以确定第二级触发器的时钟沿到达时，第一级的输出数据就已经由亚稳态回到稳态了吗？ 2. 然后第二级寄存器就可以采样这个稳态值？但是这个稳态值是0还是1是不确定的，是和最初异步输入数据没有关系的，那第二级的输出数据是不是错误的？
异步时钟域亚稳态问题，两级触发器相连的方法，主要还是用于处理单比特，回答1：没有一定的说法，只能说大多数情况下稳定，因为一个触发器就导致了一个时钟周期的延时，相对长的时间足够等它稳定了。2：可能对可能错，亚稳态本来就是导致损失的一个坏存在。不过亚稳态的时间非常短，一般都能解决，对于传输的数据来说，都有一些检验机制的。两级相连本身主要还是将异步输入，变为同步第一级触发器出来的只有两种情况，如果能正确锁存，那么输出的结果就是正确的，如果不是，那就是亚稳态了，那么第二个触发器就是原来把亚稳态变成稳态的，这个时候稳定的状态就可能是输入的信号，也有可能不是，不是的情况就意味着传输数据出错了 参考技术A 读写两边需要传递的基本就是深度值了，
将深度计数转换为格雷码，用2~3级接收侧clk做reg延迟，传递计数值，再转回普通计数值，ok
以上是关于关于FPGA中的亚稳态的问题的主要内容，如果未能解决你的问题，请参考以下文章