verilog 二维数组不能赋值

Posted 2023-05-11

reg[2:0] memory[4:0][5:0]；在initial中赋值仿真看不到结果，二维的也是，只有在时钟脉冲下不断赋值才有结果，怎么回事

没有所谓的“三维数组”。
只有这种

reg [7:0] mem [0:255];

initial的时候可以做到初始化，但仅限于仿真，initial是不可综合的。

integer k;
initial begin
for(k=0;k<256;k=k+1) begin mem[k] = 8'h55; end
end

如果是要求可以综合的电路的话，可以这样(addr和wr_en，rd_en你自己定义吧。)：

integer k2;
reg [7:0] dout;
always @(posedge clk or negedge rst_n) begin
if(~rst_n) for(k=0;k<256;k=k+1) begin mem[k] = 8'h55; end
else if(wr_en) mem[addr] <= din;
end

always @(posedge clk or negedge rst_n) begin
if(~rst_n) dout <= 8'h0;
else if(rd_en) dout <= mem[addr];
end 参考技术A verilog里面添加了多维数组 ，使用方法看这个博客的介绍吧。http://blog.csdn.net/qp314/article/details/5157276

verilog 二维数组是如何初始化的啊？

我现在是要将matlab中已实现的算法用verilog实现，其中，我在matlab中e=[1;zeros(n-1,1)]，在verilog中我不知道如何比较好的初始化，我现在想得是先定义reg signed [20:0] e[n-1:0];再对e赋值，这样行吗？还有怎样赋值呢？是用for循环吗？

你说的这种情况我在前几天的毕设中也遇到过,这种情况只能用fpga中的寄存器或者RAM块来实现.
具体的话,你说的这种定义是不可行的,可以参考上面几位说的用lpm_rom ip核来实现--就是在FPGA中实现一个订制ROM或者RAM,选用哪种看实际情况.像你这种算法处理的话应该用RAM来反复进行算法的计算.
还有一点需要注意的是FPGA实现算法尽量用流水线来实现.因为FPGA的寄存器资源有限.数据的反复计算再存储可能需要大量的寄存器,这样可能造成实现困难,解决方法要看你实现的算法能不能进行一些优化.比如像FFTip里用到的一个小技巧一组数据计算后又存到原来的寄存器组中.
自己的一点小经验希望能帮到你

参考资料：FPGA verilog语法 eda

参考技术A 您说的二维数组在verilog中表示一个储存器，ram或rom。
建立这个储存器两种初始化方法一种就是：有规律的数据用for是可以赋值的

但是如果是很多无规律的数据需要您建立lpm_rom，并将数据写入.mif文件后加载到rom中，

欢迎追问。 参考技术B module test(
input wire rst_n // Reset, Active Low
,input wire clk
//
// Add other inputs and outputs here
//
);
integer k;
parameter n = 10; // set the value of n here
reg signed [20:0] e[0:n-1];
always @(posedge clk or negedge rst_n) begin
if(~rst_n) begin
for(k=0;k<n;k=k+1) e[k] <= 21'h0; // set initial value of matrix to all zero here
end
else begin
// change the value of e here normally
end
end

endmodule本回答被提问者和网友采纳 参考技术C 你说的二维数组实际上是一个memory类型的变量，verilog里是没有数组的。这个有很多方式，楼上的方法可以，可以用initial. 还可以用文件来初始化：$readmemb 或 $readmemh。看你想干什么用，设计的时候要对应硬件模型