SAR ADC设计——SAR Logic原理

Posted 2023-02-17 夏风喃喃

SAR ADC设计——SAR Logic原理

参考：集成电路设计实践 SAR ADC 清华大学 李福乐

文章目录

• SAR ADC设计——SAR Logic原理
• • 一. Overview
  • 二. TSPC（True Single Phase Clock）
  • 三. SC_Gen（Sequential Control Generator）
  • 四. LATCH_Dynamic
  • 五. 时序控制逻辑总结
  • 六. SW产生
  • 七. DO产生
  • 八. GT产生
  • 九. SAR Logic模块总结

一. Overview

输入：CKC，CompB，SAMPLEB
输出：SW<3:1>，DO<3:1>，GT

二. TSPC（True Single Phase Clock）

TSPC简单来看就是一个异步低电平复位，时钟下降沿触发的触发器。

三. SC_Gen（Sequential Control Generator）

SC_Gen的理解：
f1为复位信号。f1为低电平时，输出为低电平；f1为高电平时，输出与S反相（SC_gen形成一个输入为S的反相器）。
产生了一个脉宽为f1与S上升沿差的脉冲。

四. LATCH_Dynamic

LATCH_Dynamic理解：
f1为复位信号。
当f1为低电平时，输出为高电平。
当f1为高电平时，则看选通信号SC1。当SC1高电平，则输出与Q反向；当SC1低电平，则输出被锁存，保持不变。
实现了一个异步复位锁存器。

图中可以看到，SC1高电平时，CompB存在一个脉冲，使得输出反向拉低，并在SC1低电平时此输出被锁存。

图中可以看到，SC1高电平时，CompB没有脉冲，高电平输出则被锁存。

五. 时序控制逻辑总结

SAR_Logic的时序控制是由TSPC，SC_Gen，LATCH_Dynamic三部分构成。时序控制逻辑的时序图如下所示：

时序逻辑控制理解：
f1即SAMPLEB，其低电平代表采样跟踪区间，高电平代表转换区间，所以时序控制逻辑主要关注高电平。
CKC信号由MPCG产生，是比较器的时钟。
S1-S3为在f1高电平下CKC的下降沿触发的信号，三个脉冲打了三拍，产生S1-S3。
SC1-SC3为f1与S1，S1与S2，S2与S3上升沿差为脉宽的脉冲。
CompB为比较器的比较结果。
Q1-Q3为锁存的比较器的输出信号，Q1为SC1高电平时反相锁存的CompB，Q2为SC2高电平时反相锁存的CompB，Q3为SC3高电平时反相锁存的CompB。

六. SW产生

SW信号就是CDAC的选择控制信号，它是由S，Q，SC信号通过一定的逻辑产生。
产生逻辑是：SW = S & Q | SC
SW产生的时序图如下所示：

七. DO产生

DO为ADC量化所得到的数字输出，它由S<3>对SW采样所得。
经过延迟的S<3>采样SW<3>得到DO<3>，采样SW<2>得到DO<2>，采样SW<1>得到DO<1>。
DO产生的时序如下图所示：

八. GT产生

GT产生的逻辑可以化简为：GT = f1_Delay & f1 & ~S3
GT产生的时序如下图所示：

GT用于触发MPCG产生第一个脉冲，此第一个脉冲可以自动持续生成多相脉冲，进一步产生CKC。

九. SAR Logic模块总结

SAR Logic理解：
SAMPLEB为高电平时，即转换时间开始。

1. 由GT = f1_Delay & f1 & ~S3可知，SAMPLEB拉高触发GT拉高。
2. GT拉高触发MPCG产生多相CKC。
3. 多相CKC的负边沿触发拉高S<1:3>。
4. SAMPLEB与S<1>，S<1>与S<2>，S<2>与S<3>的上升边沿差产生SC<1:3>。
5. 在SC<1:3>选通下Q<1:3>反相锁存CompB的信号，有CompB脉冲则拉低，否则不拉低。
6. 通过锁存的Q<1:3>高低电平与SW = S & Q | SC，得到CDAC控制信号SW。
7. 使用S<3>的延迟信号采样SW得到ADC量化输出DO。
8. 根据GT = f1_Delay & f1 & ~S3，S3的拉高使得GT拉低。
9. 本次转换结束，等待下一个SAMPLEB上升沿触发GT拉高从而进入下一次转换。