查询表look up table 用verilog怎么写呢？

Posted 2023-03-22

查询表look up table 用verilog怎么写呢？ 最好能给个代码！
谢谢！！！！！！！！！！！

你是想写成一个按i索引读取的ROM么，如果是FPGA那就做一个ROM 的IP core。如果单纯是verilog仿真，把表写成一个文件，每行一个数字
reg [3:0] data_mem[0:`FRM_LEN-1];
reg [31:0] index;
$readmemh("mem.txt",data_mem,0,`FRM_LEN-1); 参考技术A 不能用Verilog语言RTL级描述出来，但是可以用原语例化它。以Xilinx公司的Virtex FPGA器件为例，以Verilog语言例化。在Xilinx的原语里，有LUT,LUT_D,LUT_L三种类型的查找表原语，而每一个又分1,2,3,4四种输入形式(现在已经有4以上的了)。这里就以普通的四输入查找表LUT4为例吧：
LUT4 LUT4_inst (
.O(O), // LUT general output
.I0(I0), // LUT input
.I1(I1), // LUT input
.I2(I2), // LUT input
.I3(I3), // LUT input
);