Verilog 如何用持续赋值语句实现2选1多路选择器

Posted 2023-03-18

Verilog 如何用持续赋值语句实现2选1多路选择器

参考技术A 持续赋值定义的2选1多路选择器
module MUX2_1(out,a,b,sel);
input a, b, sel;
output out;
assign out = (sel==0)?a:b;
endmodule 参考技术B 画真值表：
assign out=(IN1&(~SEL)) | (IN2&SEL) ; 参考技术C assign out = select ? IN1 : IN2;