STA（01）

Posted 2022-10-15 高山流水123a s d

参考教材：《集成电路静态时序分析与建模》

静态时序分析（STA，static timing analysis）
STA的优缺点：

优点	缺点
1. 执行速度快	1. 不能验证设计的功能
2. 不需要测试向量	2. 只能验证同步时序电路的时序特性
3. 覆盖率高，可以近乎达到100%	3. 不能自动识别设计中的特殊路径
4. 能够完成动态仿真所不能实现的复杂分析

主流的STA工具：
Encounter Timing System
Prime Time

逻辑门单元
Stage Delay（阶段延时）
逻辑门延时：逻辑单元自身逻辑求值的时间
信号线延时：逻辑信号从逻辑门单元的输出端口开始在互连线上传播到下一级逻辑输入端口的延时

门单元的时序计算参数

1. 信号转换延时（transition delay）
   输入端或输出端的信号由高电平转换为低电平，或由低电平转换为高电平所需的时间
   （1）slew_lower_threshold_pct_fall
   信号电压从高电平到低电平转换延时的低电平有效阈值计算电压为标准供电电压的百分比参数
   （2）slew_upper_threshold_pct_fall
   信号电压从低电平到高电平转换延时的高电平有效阈值计算电压为标准供电电压的百分比参数
   （3）slew_lower_threshold_pct_rise
   信号电压从高电平到低电平转换延时的低电平有效阈值计算电压为标准供电电压的百分比参数
   （4）slew_upper_threshold_pct_rise
   信号电压从高电平到低电平转换延时的高电平有效阈值计算电压为标准供电电压的百分比参数
   2.逻辑门延时（logic gate delay）
   从输入信号改变到对应的正确输出信号的时间间隔
   （1）input_threshold_pct_rise
   高电平输入信号的高电平计算阈值电压为标准供电电压的百分比
   （2）output_threshold_pct_rise
   高电平输出信号的高电平计算阈值电压为标准供电电压的百分比
   （3）output_threshold_pct_fall
   低电平输出信号的低电平计算阈值电压为标准供电电压的百分比
   （4）input_threshold_pct_fall
   低电平输入信号的低电平计算阈值电压为标准供电电压的百分比

时序约束
1.建立时间（setup time）
时序单元正常工作时，在功能上为了保证正确性，输入信号数据应该在时钟信号有效前到达并保持的最小时间，即时钟信号变化之前数据保持不变的时间
测量时：
从数据信号的电压达到标准供电电压的50%时间点到时钟信号电压达到标准供电电压的50%时间点的时间间隔

2.保持时间（hold time）
时许单元要实现正确的逻辑功能，数据信号在时钟沿有效后必须保持的最小时间，即时钟信号变化之后数据保持不变的时间
测量时：
从时钟信号电压达到标准供电电压的50%时间点到数据信号的电压达到标准供电电压的50%时间点的时间间隔

3.恢复时间（recovery time）
为了保证单元正确的逻辑功能，要求低电平复位信号或者高电平清零信号在时钟有效沿之前保持有效的最小时间间隔
测量时：
从低电平复位信号或者高电平清零信号达到标准供电电压的50%时间点到时钟信号电压达到标准供电电压的50%时间点的时间间隔

4.移除时间
为了保证单元正确的逻辑功能，要求低电平复位信号或者高电平清零信号在时钟有效沿之后保持有效的最小时间间隔
测量时：
从时钟信号电压达到标准供电电压的50%时间点到低电平复位信号或者高电平清零信号达到标准供电电压的50%时间点的时间间隔

5.最小脉冲宽度
脉冲波形的开始到结束之间的最小时间间隔

时序路径（timing path）
设计中数据信号传播过程中所经过的逻辑路径
起点：组合逻辑单元的数据输入端、时序单元的时钟输入端
终点：组合逻辑单元的数据输出端、时序单元的数据输入端
4种类型时序路径：

input to output
input to register（外部时序路径）
register to register(内部时序路径)
register to output（外部时序路径）

时钟特性

1. 时钟周期（震荡周期）（clock period）
   时钟频率的倒数
   

2. 时钟占空比（clock duty cycle）
   时钟信号高电平在一个周期内所占的时间比率
   

3. 时钟转换时间（clock transition time）
   时钟信号的电压从标准供电电压的10%变化到标准供电电源电压的90%的时间间隔
   

4. 时钟延迟（clock latency）
   时钟信号从时钟源输出端到达时序单元的时钟输入端所需要的传播时间
   

5. 时钟偏斜（clock skew）
   在非理想情况下，由于时钟线长度及时钟树节点负载的不同等因素，导致信号到达同一时序路径下的相邻两个时序单元时钟端口的时间并不相同

6. 时钟抖动（clock jelw）
   芯片的某一个给定点上时钟周期发生暂时性变化，也就是说时钟周期在不同的周期上可能加长或缩短。它是一个平均值为0的平均变量。

7. 时钟裕量（slack）

时序弧（timing arc）
9. 组合时序弧
10. 边沿时序弧
11. 复位清零时序弧
12. 三态使能时序弧
13. 建立时序弧
14. 保持时序弧
15. 恢复时序弧
16. 移除时序弧
17. 脉宽时序弧

PVT环境
process
voltage
temperature

时序单位