vcs怎么编译产生随机激励的systemverilog语句

Posted 2023-05-08

参考技术A pspice，可以对众多元器件构成的电路进行仿真分析，这些元器件以符号、模型和封装三种形式分别存放在扩展名为slb、lib和plb三种类型的库文件中。*.slb库中的元器件符号用于绘制电路图；*.lib库中的元器件模型用于电路仿真分析；*.plb库中的元器件封装形式用于绘制印刷电路板的版图
Protel包含了电原理图绘制、模拟电路与数字电路混合信号仿真、多层印制电路板设计（包含印制电路板自动布线）、可编程逻辑器件设计、图表生成、电子表格生成、支持宏操作等功能，并具有Client/Server （客户/服务器）体系结构，同时还兼容一些其它设计软件的文件格式，如ORCAD，PSPICE，EXCEL等,亦可做PCB板，
Proteus(海神)的ISIS是一款Labcenter出品的电路分析实物仿真系统,可仿真各种电路和IC,并支持单片机,元件库齐全,使用方便
高频仿真是MATLAB本回答被提问者采纳

数字IC设计工具教程——VCS常用命令

数字IC设计工具教程——VCS常用命令

文章目录

• 数字IC设计工具教程——VCS常用命令
• • 编译开关（静态开关）
  • 仿真开关（动态开关）
  • 后处理打开DVE
  • testbench中后处理系统函

编译开关（静态开关）

-Mupdate 增量编译，VCS编译时会覆盖csrc(中间编译产生的C源码)中上次编译生成的makefile
-R 编译后立刻执行仿真
-l <filename> 指定记录VCS编译和运行信息的log文件名
-sverilog 支持systemverilog语法
+v2k支持verilog2001特性

-v lib_file 导入库文件的verilog模型（只编译使用到的module）
-y <lib_dir> 参考的库目录
+libext+<.v>使VCS搜索库文件中带.v扩展的文件
+incdir+<directory> 指定VCS搜索`include指令使用的包含文件的目录，可以用“+”定义多个目录
+define+<macro_name>=<value> 命令行进行宏定义，在代码中使用了`ifdef 编译指令

-f <file> 可以将所有目录下的设计文件与参考库名称写入，一次编译仿真

-o <filename> 改变仿真可执行文件名称

-debug/-debug_all/-debug_pp 启用UCLI命令和DVE
-gui 以DVE图形化界面进行仿真（一步编译仿真时使用，结合-R -debug_all，互动模式dve打开方式）
-ucli 以ucli命令行环境下进行仿真（一步编译仿真时使用，结合-R -debug_all，命令行模式调试）

-h 列出常用的开关和简要功能

+vpdfile+<filename> 指定vpd波形文件名字，默认为vcdplus.vpd

仿真开关（动态开关）

-gui 以DVE图形化界面进行仿真（两步走时使用，互动模式dve打开方式）
-ucli 以ucli命令行环境下进行仿真（两步走时使用，命令行打开方式）
& 后台执行

后处理打开DVE

dve & 后台打开dve，在图形界面选择vcd(old)、vpd(new)波形文件打开
dve -vpd <filename> 一步打开dve并读入波形文件

testbench中后处理系统函

$vcdpulson(level_number,module_instance)记录仿真波形形成.vpd波形文件
通常写为

`ifdef dumpme
    $vcdpluson();
`endif