spartan6如何用1个信号同时驱动2个pll

Posted 2023-05-07

再或者 :(a) 1个输入信号, 既驱动内部逻辑寄存器, 又驱动pll ; (b)在fpga内部, 用1个pll的输出 既驱动内部逻辑,又驱动另1个pll的时钟输入端

参考技术A 1-phase PLL：1相锁相环 输入：1相电压瞬时值

Spartan6系列之SelectIO深入详解及高级应用简介

1.      什么是I/O Tile？

对Spartan-6系列FPGA来说，一个IO Tile包括2个IOB、2个ILOGIC、2个OLOGIC、2个IODELAY

1.1.  IOB结构介绍

      每个IOB包含了输入、输出、三态驱动器；这些驱动器可以配置为不同的电平标准如LVTTL、LVCMOS等；差分IO会用到1个IO Tile里的两个IOB。

每个IOB都被直接连接到了ILOGIC和OLOGIC，ILOGIC和OLOGIC可以被配置成ISERDES或OSERDES。

 

 

1.1.1.   IOB内部终端电阻

Spartan-6 FPGA为差分IO和单端IO提供了片内终端电阻，这个终端电阻位于IOB内部，使用这些终端电阻，可以避免FPGA外部再引脚处再接电阻。

差分IO的终端电阻

　　　　Spartan-6系列为差分IO提供了100Ω的终端电阻，差分引脚的终端电阻可以通过约束文件使之使能或不使能。

单端引脚终端电阻

　　　　单端引脚的输入终端电阻和输出阻抗都是可编程控制的，如下图所示：左边FPGA的输出使能了50Ω的输出阻抗，右边的FPGA使能了输入50%分压电阻；在高速接口应用中，使能输出阻抗可以减少电磁反射，Spartan-6系列FPGA输出阻抗可选值为None、25Ω、50Ω、75Ω；输入阻抗可设置为25%、50%、75%分压.

1.1.2.   IOB内部可例化的原语

　　IOB内部有多种输入输出缓冲资源（buffer resource），他们可以原语的形式调用，在Spartan-6系列里，单端IO标准的原语如下5个：

        

 

原语	功能
IBUF	输入缓冲
IBUFG	时钟输入缓冲
OBUF	输出缓冲
OBUFT	输出三态缓冲
IOBUF	输入输出缓冲

 

     同时有7个差分IO标准的原语

 

原语	功能
IBUFDS	输入缓冲
IBUFGDS	时钟输入缓冲
IBUFDS_DIFF_OUT	取反输出缓冲
IBUFGDS_DIFF_OUT	时钟取反输出缓冲
OBUFDS	输出缓冲
OBUFTDS	三态输出缓冲
IOBUFDS	输入输出IO缓冲

 

1.1.4.   FPGA配置后未使用引脚状态

　　在默认情况下，在FPGA配置完成后，所有未使用的引脚将被配置成输入，并在IOB内部经下拉电阻接地，这种未使用引脚在配置后的状态可以通过UnusedPin BitGen option进行设定。

1.2.  SelectIO 的逻辑资源

SelectIO的逻辑资源包括基本资源和高级资源，其中，基本资源包括：

Combinatorial input/output，组合输入/输出 3-state output control，三态输出控制 Registered input/output，寄存器输入输出 Registered 3-state output control，寄存器三态输出控制 Double Data Rate (DDR) input/output，双倍数据率输入输出 DDR output 3-state control，双倍数据率三态输出控制

高级资源包括：

IODELAY2，为用户提供精准的延时控制 NONE, C0, and C1 output DDR mode，输出双倍数据输出 NONE, C0, and C1 input DDR mode，输入双倍数据输入 ISERDES，输入串并转换 OSERDES，输出并串转换

　　selectIOn逻辑资源被组合在一个IO Tile内部，如下图所示，在单端模式中，master I/O buffer驱动P Pad，slave I/O buffer驱动N Pad；在差分模式中，master I/O buffer和slave I/O buffer组合起来使用，可以完成串并或者并串转换。