VerilogHDL综合后发现LUT使用过多，经常超出FPGA器件承受范围，怎么在代码中优化使得减

Posted 2023-03-31

VerilogHDL综合后发现LUT使用过多，经常超出FPGA器件承受范围，怎么在代码中优化使得减少LUT的使用量？

牺牲速度,用状态机来代替复杂的组合电路. 参考技术A 或者你也许需要换一块板子了 参考技术B 尽量精简产生一个信号的条件 参考技术C 具体情况具体分析，具体对待，这个不好说，比如可以用更好的算法。追问

我大量用了if else结构造成的，但是显示器显示数据的时候，避免不了

追答

数据可以存在block ram里，这样不占用lut

参考技术D 模块复用，追问

我用TFT显示器显示0-9的数字用了大量if else 结构，但是没办法避免，不然不能实时显示计算好的数据

什么是verilog语言？

Verilog HDL是目前应用最为广泛的硬件描述语言．Verilog HDL可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合，仿真验证和时序分析等。 　　Verilog HDL适合算法级，寄存器级，逻辑级，门级和版图级等各个层次的设计和描述． 　　Verilog HDL进行设计最大的优点是其工艺无关性．这使得工程师在功能设计，逻辑验证阶段可以不必过多考虑门级及工艺实现的具体细节，只需根据系统设计的要求施加不同的约束条件，即可设计出实际电路． 　　Verilog HDL是一种硬件描述语言(hardware description language)，为了制作数字电路而用来描述ASICs和FPGA的设计之用。Verilog 的设计者想要以 C 编程语言为基础设计一种语言，可以使工程师比较容易学习。 　　Verilog 是由en:Gateway Design Automation公司于大约1984年开始发展。Gateway Design Automation公司后来被 Cadence Design Systems于1990年所购并。现在 Cadence 对于 Gateway 公司的 Verilog 和 Verilog-XL 模拟器拥有全部的财产权。

如果您是专用集成电路（ASIC）设计人员，则必须首先掌握verilog，因为在IC设计领域，90％以上的公司都是采用verilog进行IC设计。
设计人员通过计算机对HDL语言进行逻辑仿真和逻辑综合，方便高效地设计数字电路及其产品。 参考技术A 硬件描述语言的一种，这种语言主要描述芯片和硬件实现之用。 参考技术B 基于fpga的开发语言，是一种硬件描述语言，学会后￥￥￥多多 参考技术C 直观点来说是芯片设计语言，目前这个行业工资也比较高